半导体器件和方法技术

本公开涉及半导体器件和方法。在实施例中，一种器件，包括：第一半导体条带，在衬底之上，第一半导体条带包括第一沟道区域；第二半导体条带，在衬底之上，第二半导体条带包括第二沟道区域；电介质条带，设置在第一半导体条带和第二半导体条带之间，电介质条带的宽度沿着远离衬底延伸的第一方向减小，电介质条带包括空隙；以及栅极结构，沿着第一沟道区域、沿着第二沟道区域、并且沿着电介质条带的顶表面和侧壁延伸。侧壁延伸。侧壁延伸。

【技术实现步骤摘要】
半导体器件和方法


[0001]本公开涉及半导体器件和方法。

技术介绍

[0002]半导体器件被用于各种电子应用中，例如个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上顺序地沉积材料的绝缘层或电介质层、导电层和半导体层，并且使用光刻来图案化各种材料层以在其上形成电路组件和元件。
[0003]半导体工业通过不断减小最小特征尺寸来继续提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多组件集成到给定区域中。

技术实现思路

[0004]根据本公开的一个方面，提供了一种半导体器件，包括：第一半导体鳍，从衬底延伸；第二半导体鳍，从所述衬底延伸；电介质鳍，设置在所述第一半导体鳍和所述第二半导体鳍之间，所述电介质鳍包括空隙；以及隔离区域，设置在所述电介质鳍和所述衬底之间，所述隔离区域沿着所述电介质鳍的侧壁、所述第一半导体鳍的侧壁、和所述第二半导体鳍的侧壁延伸。
[0005]根据本公开的另一方面，提供了一种半导体器件，包括：第一半导体条带，在衬底之上，所述第一半导体条带包括第一沟道区域；第二半导体条带，在所述衬底之上，所述第二半导体条带包括第二沟道区域；电介质条带，设置在所述第一半导体条带和所述第二半导体条带之间，所述电介质条带的宽度沿着远离所述衬底延伸的第一方向减小，所述电介质条带包括空隙；以及栅极结构，沿着所述第一沟道区域、沿着所述第二沟道区域、并且沿着所述电介质条带的顶表面和侧壁延伸。
[0006]根据本公开的又一方面，提供了一种制造半导体器件的方法，包括：形成各自沿着远离衬底的第一方向延伸的第一半导体鳍和第二半导体鳍；在所述第一半导体鳍和所述第二半导体鳍之间形成绝缘材料，所述绝缘材料具有凹槽，所述凹槽的宽度沿着所述第一方向减小；在所述凹槽中沉积第一电介质层以形成空隙，所述空隙包括所述凹槽的未被所述第一电介质层填充的部分；以及使所述绝缘材料凹陷以在所述第一半导体鳍和所述第二半导体鳍之间形成电介质鳍，所述电介质鳍包括所述空隙和所述第一电介质层的在所述凹槽中的剩余部分，所述第一电介质层的剩余部分围绕所述空隙。
附图说明
[0007]在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
[0008]图1示出了根据一些实施例的在三维视图中的FinFET的示例。
[0009]图2、图3、图4、图5、图6、图7、图8、图9A、图9B、图9C、图9D、图10A、图10B、图10C、图11A、图11B、图11C、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B和图15C是根据一些实施例的FinFET的制造中的中间阶段的横截面视图。
[0010]图16是根据一些实施例的FinFET的横截面视图。
[0011]图17、图18、图19、图20、图21、图22、图23和图24是根据一些实施例的FinFET的制造中的中间阶段的横截面视图。
[0012]图25A和图25B是根据一些其他实施例的FinFET的横截面视图。
[0013]图26和图27是根据一些其他实施例的FinFET的横截面视图。
[0014]图28是根据一些实施例的NSFET的横截面视图。
具体实施方式
[0015]下面的公开内容提供了用于实现本专利技术的不同特征的许多不同的实施例或示例。以下描述了组件和布置的特定示例以简化本公开。当然，这些只是示例，并不旨在进行限制。例如，在下面的描述中在第二特征之上或上形成第一特征可以包括其中第一特征和第二特征以直接接触方式形成的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，本身并不指示所讨论的各个实施例和/或配置之间的关系。
[0016]此外，本文可以使用空间相关术语(例如，“下方”、“之下”、“低于”、“之上”、“上部”等)以易于描述图中所示的一个元件或特征相对于另外(一个或多个)元件或(一个或多个)特征的关系。这些空间相关术语旨在涵盖器件在使用或操作中的除了图中所示的定向之外的不同定向。器件可以以其他方式定向(旋转90度或处于其他定向)，并且本文使用的空间相关描述符也可以相应地解释。
[0017]根据一些实施例，在FinFET的有效鳍之间形成虚设鳍。虚设鳍具有与有效鳍相似的高度，并且可以在FinFET的形成期间辅助减小图案加载效应。此外，虚设鳍形成为包括空隙，这可以辅助增加相邻的FinFET之间的电隔离。
[0018]图1示出了根据一些实施例的在三维视图中的简化鳍式场效应晶体管(FinFET)的示例。为了说明的清楚起见，省略了FinFET的某些其他特征(如下面讨论的)。所示的FinFET可以以一种方式电耦合以例如作为一个晶体管或多个晶体管(例如，四个晶体管)进行操作。
[0019]FinFET包括从衬底50延伸的鳍52。浅沟槽隔离(STI)区域66设置在衬底50之上，并且鳍52在相邻的STI区域66之上和之间突出。虽然隔离区域66被描述/示出为与衬底50分离，但是如本文所使用的，术语“衬底”可以用于指仅半导体衬底或包括隔离区域的半导体衬底。另外，虽然鳍52被示为衬底50的单一连续材料，但是鳍52和/或衬底50可以包括单一材料或多种材料。在本文中，鳍52指的是在相邻的STI区域66之间延伸的部分。
[0020]栅极结构110在鳍52的沟道区域之上。栅极结构110包括栅极电介质112和栅极电极114。栅极电介质112沿着鳍52的侧壁并且在其顶表面之上，并且栅极电极114在栅极电介质112之上。源极/漏极区域98被设置在鳍52的相对于栅极电介质112和栅极电极114的相对侧。栅极间隔件96将源极/漏极区域98与栅极结构110分开。在形成多个晶体管的实施例中，
源极/漏极区域98可以在各种晶体管之间共享。在一个晶体管由多个鳍52形成的实施例中，相邻的源极/漏极区域98可以电耦合，例如通过利用外延生长来合并源极/漏极区域98，或者通过将源极/漏极区域98与相同的源极/漏极接触件耦合。一个或多个层间电介质(ILD)层(在下面进一步讨论)在源极/漏极区域98和/或栅极电极114之上，通过ILD层形成到源极/漏极区域98和栅极电极114的接触件(在下面进一步讨论)。
[0021]图1进一步示出了若干参考横截面。横截面A
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A沿着栅极电极114的纵轴。横截面B/C
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B/C垂直于横截面A
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A，并且沿着鳍52的纵轴。横截面D
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D平行于横截面A
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A并且延伸穿过FinFET的源极/漏极区域98。为本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：第一半导体鳍，从衬底延伸；第二半导体鳍，从所述衬底延伸；电介质鳍，设置在所述第一半导体鳍和所述第二半导体鳍之间，所述电介质鳍包括空隙；以及隔离区域，设置在所述电介质鳍和所述衬底之间，所述隔离区域沿着所述电介质鳍的侧壁、所述第一半导体鳍的侧壁、和所述第二半导体鳍的侧壁延伸。2.根据权利要求1所述的半导体器件，其中，所述第一半导体鳍的顶表面、所述第二半导体鳍的顶表面、和所述电介质鳍的顶表面是共面的。3.根据权利要求2所述的半导体器件，还包括：栅极结构，沿着所述电介质鳍的顶表面和侧壁、所述第一半导体鳍的顶表面和侧壁、和所述第二半导体鳍的顶表面和侧壁延伸。4.根据权利要求1所述的半导体器件，其中，所述电介质鳍还包括围绕所述空隙的第一电介质层，所述第一电介质层包括第一电介质材料，所述隔离区域包括第二电介质材料，所述第一电介质材料不同于所述第二电介质材料。5.根据权利要求4所述的半导体器件，其中，所述第一电介质材料是氮氧化硅，所述第二电介质材料是氧化硅，并且所述空隙填充有空气或处于真空。6.根据权利要求4所述的半导体器件，其中，所述第一电介质材料具有第一相对介电常数，所述第二电介质材料具有第二相对介电常数，并且所述空隙具有第三相对介电常数，所述第三相对介电常数小于所述第二相对介电常数，所述第二相对介电常数小于所述第一相对介电常数。7.根据权利要求1所述的半导体器件，其中，所述电介质鳍还包括：第一电介质层，在所述衬底之上，所述第一电介质层围绕所述空隙的下部，所述第一电介质层包括第一电介质材料；第二电介质层，在所述第一电介质层之上，所述第二电介质层围绕所述空隙的中部，所...

【专利技术属性】
技术研发人员：黄才育，陈翰德，张惠政，杨育佳，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：