一种RS422总线测试系统技术方案

本发明专利技术公开了一种RS422总线测试系统。包括CPCI总线、测试板卡、上位机以及被测设备，所述测试板卡包括FPGA芯片以及设置有RS422收发器的收发通道，能方便快捷地实现对各类复杂协议的测试、解析；通过所述被测设备检测所述RS422收发器的发送端向所述被测设备RS422总线接收端发送的测试数据，若所述测试数据正常则通过所述上位机根据预设值增大所述RS422收发器发送端的码率偏移比例，再次发送测试数据，直到在所述被测设备处显示所述测试数据异常，将此次发送测试数据的RS422收发器发送端设置的码率偏移比例作为所述被测设备的RS422总线接收端的码偏容限，以便对发送端提出码偏约束，避免通信时发生故障。避免通信时发生故障。避免通信时发生故障。

【技术实现步骤摘要】
一种RS422总线测试系统


[0001]本专利技术涉及电子产品测试领域，特别是涉及一种RS422总线测试系统。

技术介绍

[0002]RS422总线以其技术成熟、结构简单、传输距离远、抗干扰能力强、易于实现等优点，广泛应用于工业、医疗、兵器、航空航天等相关仪器设备领域。在实际应用过程中，为保证通信的可靠性，通常在传输层约定某种通信协议并增加校验字(如CRC校验)，硬件上采用多通道冗余备份的方式；为充分验证接口性能，对接口允许的码偏容限进行测试；另外，除常见的码率、校验位可配置外，许多应用中要求测试设备传输协议可配置、帧周期可配置、可自动分析数据传输结果、收发通道关联发送等；而日益复杂的应用形态，也对测试设备提出了更高的要求。目前最常用的串口调试助手，仅能对码率、数据位、校验位、发送周期等进行配置，也仅限于单通道、低码率(小于1Mbps)、对周期精度要求不高的基本功能测试。
[0003]在对收发通道的码偏容限测试时，仅能对收发器的发送端输入单一的码率，在被测设备的RS422总线接收端处检测数据传输的完整性，并通过不断调整收发器发送端的码率设置，测试出被测设备的RS422总线接收端的码偏容限的大致范围，而且对码率偏移的控制也不够精确，更无法精确地测量被测设备的RS422总线接收端的码偏容限，对收发器的发送端无法设定准确的码偏约束，在进行通信时会发生故障。
[0004]市场上已有的测试板卡，相比串口调试助手仅增加了通道数量(8路)，并且在应对诸如码偏容限测试、高码率、协议配置及解析等RS422传输测试仍显得捉襟见肘。
[0005]综上所述可以看出，如何精确测试被测设备的RS422总线接收端的码偏容限是目前有待解决的问题。

技术实现思路

[0006]本专利技术的目的是提供一种RS422总线测试系统，以精确测试被测设备的RS422总线接收端的码偏容限，避免通信时发生故障。
[0007]为解决上述技术问题，本专利技术提供一种RS422总线测试系统。包括：
[0008]CPCI总线，测试板卡，上位机以及被测设备；
[0009]所述测试板卡设置有总线桥接芯片，FPGA芯片，设置有RS422收发器的收发通道以及连接器；
[0010]所述CPCI总线与所述上位机连接，所述FPGA芯片通过所述总线桥接芯片与所述CPCI总线连接，所述FPGA芯片与所述RS422收发器连接，所述RS422收发器与所述连接器连接，所述连接器与所述被测设备连接；
[0011]通过所述上位机对所述收发通道的帧结构进行帧格式配置，通过所述上位机对所述RS422收发器发送端的码率以及码率偏移比例值进行配置；
[0012]所述FPGA芯片接收所述上位机发送的配置信息，更新所述RS422收发器发送端的码率以及码率偏移比例的信息；
[0013]所述被测设备的RS422总线接收端接收到所述RS422收发器发送端发送的测试数据后，所述被测设备检测所述被测设备的RS422总线接收端端接收到的测试数据是否完整，若所述测试数据完整，则通过所述上位机将所述RS422收发器发送端的码率偏移比例依照预设值进行正负调整；若所述测试数据不完整，则将所述RS422收发器发送端的码率偏移比例值作为所述被测设备的RS422总线接收端的码偏容限并输出。
[0014]优选地，所述测试板卡设置有16个最大码率为16Mbps且互相隔离的收发通道，通过所述上位机单独控制每个收发通道。
[0015]优选地，所述每个收发通道设置有容量为16GByte的NAND型Flash存储器，所述Flash存储器与所述FPGA芯片连接，所述Flash存储器用于完成接收数据的实时存储。
[0016]优选地，所述上位机用于对所述收发通道的帧结构进行帧格式配置包括：通过所述上位机对所述目标收发通道发送端和接收端的配置信息的帧头、帧尾、帧计数、帧类型、校验字、转义字符进行自由配置。
[0017]优选地，所述FPGA嵌入式软件包括PCI总线控制模块、继电器控制模块、Flash读写控制模块、串/并转换模块、并/串转换模块。
[0018]优选地，所述上位机对所述RS422收发器发送端和接收端进行配置包括：通过所述上位机输入所述RS422收发器发送端的配置信息和接收端的配置信息，根据所述帧格式将所述发送端的配置信息和所述接收端的配置信息发送至所述PCI总线控制模块；所述发送端配置信息包括码率、码率偏移比例、数据长度、帧周期、校验位，所述接收端的配置信息包括：码率、数据长度、帧周期、校验位；通过所述PCI总线控制模块接收到所述发送端的配置信息和所述接收端的配置信息并校验正确，将所述发送端的配置信息输入发送端寄存器中，将所述接收端的配置信息输入所述接收端寄存器中；通过所述并/串转换模块查询并调用所述发送端寄存器的配置信息，更新所述发送端的配置信息，通过所述串/并转换模块查询并调用所述接收端寄存器的配置信息，更新所述接收端的配置信息。
[0019]优选地，所述RS422收发器发送端发送数据的步骤包括：
[0020]S11：通过所述上位机配置目标发送通道的参数以及输出数据的发送帧格式；
[0021]S12：所述目标发送通道接收所述上位机发送的发送数据指令，启动所述目标发送通道；
[0022]S13：所述上位机查询FIFO_Tn对应地址中的状态标志是否为允许写入的状态，若为允许写入的状态，所述上位机发送输出数据，其中，所述FIFO_Tn为所述并/串转换模块和所述PCI总线控制模块的数据缓存；
[0023]S14：所述PCI总线控制模块接收所述输出数据并写入所述FIFO_Tn中，通过所述PCI总线控制模块判断所述输出数据的帧尾是否传输完毕，若所述输出数据的帧尾传输完毕，所述PCI总线控制模块将所述FIFO_Tn对应地址中的状态标志置为禁止写入的状态，所述PCI总线控制模块将所述输出数据的有效标志传递给所述并/串转换模块；
[0024]S15：所述并/串转换模块依据所述发送帧格式配置的帧周期发送周期数据，当所述周期数据的周期计数结束时，所述并/串转换模块判断所述FIFO_Tn中输出数据是否有效，若所述输出数据有效，所述并/串转换模块读取所述FIFO_Tn中输出数据并发送；
[0025]S16：当所述输出数据发送完毕后，所述并/串转换模块向所述PCI总线控制模块发送发送完毕标志，将所述FIFO_Tn对应地址的状态标志置为允许写入状态；
[0026]S17：重复步骤S13至S16，直到所述目标测试通道接收所述上位机发送的停止发送数据指令。
[0027]优选地，所述RS422收发器接收端接收数据的步骤包括：
[0028]S21：通过所述上位机配置目标接收通道参数及输入数据的接收帧格式；
[0029]S22：所述目标接收通道接收所述上位机发送的接收数据指令，启动所述目标接收通道；
[0030]S23：通过所述串/并转换模块将接收的输入数据串并转换后写入所述FIFO_Rn和FIFO本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种RS422总线测试系统，其特征在于，包括：CPCI总线，测试板卡，上位机以及被测设备；所述测试板卡设置有总线桥接芯片，FPGA芯片，设置有RS422收发器的收发通道以及连接器；所述CPCI总线与所述上位机连接，所述FPGA芯片通过所述总线桥接芯片与所述CPCI总线连接，所述FPGA芯片与所述RS422收发器连接，所述RS422收发器与所述连接器连接，所述连接器与所述被测设备连接；通过所述上位机对所述收发通道的帧结构进行帧格式配置，通过所述上位机对所述RS422收发器发送端的码率以及码率偏移比例值进行配置；所述FPGA芯片接收所述上位机发送的配置信息，更新所述RS422收发器发送端的码率以及码率偏移比例的信息；所述被测设备的RS422总线接收端接收到所述RS422收发器发送端发送的测试数据后，所述被测设备检测所述被测设备的RS422总线接收端端接收到的测试数据是否完整，若所述测试数据完整，则通过所述上位机将所述RS422收发器发送端的码率偏移比例依照预设值进行正负调整；若所述测试数据不完整，则将所述RS422收发器发送端的码率偏移比例值作为所述被测设备的RS422总线接收端的码偏容限并输出。2.如权利要求1所述的测试系统，其特征在于，所述测试板卡设置有16个最大码率为16 Mbps且互相隔离的收发通道，通过所述上位机单独控制每个收发通道。3.如权利要求1所述的测试系统，其特征在于，所述每个收发通道设置有容量为16GByte的NAND型Flash存储器，所述Flash存储器与所述FPGA芯片连接，所述Flash存储器用于完成接收数据的实时存储。4.如权利要求1所述的测试系统，其特征在于，所述上位机用于对所述收发通道的帧结构进行帧格式配置包括：通过所述上位机对所述目标收发通道发送端和接收端的配置信息的帧头、帧尾、帧计数、帧类型、校验字、转义字符进行自由配置。5.如权利要求1所述的测试系统，其特征在于，所述FPGA芯片设置有FPGA嵌入式软件，所述FPGA嵌入式软件包括PCI总线控制模块、继电器控制模块、Flash读写控制模块、串/并转换模块、并/串转换模块。6.如权利要求5所述的测试系统，其特征在于，所述上位机对所述RS422收发器发送端和接收端进行配置包括：通过所述上位机输入所述RS422收发器发送端的配置信息和接收端的配置信息，根据所述帧格式将所述发送端的配置信息和所述接收端的配置信息发送至所述PCI总线控制模块；所述发送端配置信息包括码率、码率偏移比例、数据长度、帧周期、校验位，所述接收端的配置信息包括：码率、数据长度、帧周期、校验位；通过所述PCI总线控制模块接收到所述发送端的配置信息和所述接收端的配置信息并校验正确，将所述发送端的配置信息输入发送端寄存器中，将所述接收端的配置信息输入所述接收端寄存器中；通过所述并/串转换模块查询并调用所述发送端寄存器的配置信息，更新所述发送端的配置信息，通过所述串/并转换模块查询并调用所述接收端寄存器的配置信息，更新所述
接收端的配置信息。7.如权利要求5所述的测试系统，其特征在于，所述RS422收发器发送端发送数据的步骤包括：S11：通过所述上位机配置目标发送通道的参数以及输出数据的发送帧格式；S12：所述目标发送通道接收所述上位机发送的发送数据指令，启动所述目标发送通道；S13：所述上位机查询FIFO_Tn对应地址中的状态标志是否为允许写入的状态，若为允许写入的状态，所述上位机发送输出数据，其中，所述FIFO_Tn为所述并/串转换模块和所述PCI总线控制模块的数据缓存；S14：所述PCI总线控制模块接收所述输出数据并写入所述FIFO_Tn中，通过所述PCI总线控制模块判断所述输出数据的帧尾是否传输完毕，若所述输出数据的帧尾传输完毕，所述PCI总线控制模块将所述FIFO_Tn对应地址中的状态标志置为禁止写入的状态，所述P...

【专利技术属性】
技术研发人员：刘东海，李秋媛，王玉珠，韩雨龙，袁小康，谢秀峰，陈梦凯，
申请(专利权)人：山西转型综改示范区华纳方盛科技有限公司，
类型：发明
国别省市：