流水线型ADC的模数转换方法技术

本发明专利技术公开了一种流水线型ADC的模数转换方法，包括以下步骤：S100、采样保持电路对模拟输入信号进行采样和保持后，分别传输至子ADC和动态放大器；S200、子ADC对模拟输入信号进行量化，并将量化结果输出至输出寄存器进行锁存；S300、动态放大器对模拟输入信号进行放大后，传输至余差生成电路；S400、子DAC根据子ADC的量化结果生成量化反馈信号后，传输至余差生成电路；S500、余差生成电路将放大后的模拟输入信号与量化反馈信号相减后，获得余差信号；S600、下一级流水线单元接收余差信号，并重复步骤S100至S500，直至最后一级流水线单元完成动作。根据本发明专利技术的流水线型ADC的模数转换方法，对流水线单元的量化过程和放大过程进行了解耦，提高了整个系统的运行速度。提高了整个系统的运行速度。提高了整个系统的运行速度。

【技术实现步骤摘要】
流水线型ADC的模数转换方法


[0001]本专利技术涉及模数转换器
，尤其是涉及一种流水线型ADC的模数转换方法。

技术介绍

[0002]直接射频采样(Direct RF sampling)技术为宽频和多频段通讯提供了诸多便利，但对所需的模数转换器(ADC)提出了极高的性能要求，要求其输入带宽及采样速率均不低于吉赫兹。时间交织(time
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interleaving)技术作为吉赫兹射频采样模数转换器的重要技术，能有效提高系统的采样速率，但是大量的时间交织通道会显著提高系统复杂度，并引入多种失配误差，进而降低系统性能及稳定性。在时间交织ADC系统中，提高单通道ADC的采样速率能够降低所需通道数量，降低系统复杂度，并降低纠正失配误差的难度，甚至以单通道实现吉赫兹射频采样ADC。因此，提升单通道ADC的采样速率具有重要意义。
[0003]一般而言，流水线型架构能够较好地平衡系统复杂度、转换速率、转换精度以及校准开销，是中高精度高速ADC的主流架构。流水线ADC由多个拥有相似内部架构的流水线单元级联组成。流水线ADC的每一级均含有采样保持单元、量化及余差生成单元和余差放大单元。单一流水线级联单元只需完成低精度量化并将生成的余差信号向流水线后级传递，将后续量化工作交由后级完成。在传统流水线ADC的单级流水线单元中，采样、量化、余差放大三个主要步骤需要在一个时钟周期内依次进行。当前流水线单元首先对前级传入信号进行采样，采样完成后依靠本级的量化单元对采样到的信号进行量化，之后根据当前流水线单元的量化结果，通过反馈DAC(模数转换器)生成余差信号。待余差信号生成完毕后，由本级的余差动态放大器对余差信号进行放大，并传递到下一级。其具体结构及时序如图1和图2所示。由于余差的生成依赖量化结果的反馈，余差放大必须要等到量化完成才可以进行。因此，流水线ADC的转换速率受制于单级流水线顺序完成采样、量化、余差放大所需的时间。

技术实现思路

[0004]本专利技术旨在至少解决现有技术中存在的技术问题之一。为此，本专利技术提出了一种流水线型ADC的模数转换方法，能够提高系统的运行速度。
[0005]根据本专利技术实施例的流水线型ADC的模数转换方法，流水线型ADC包括多级流水线单元和输出寄存器，每级所述流水线单元包括采样保持电路、子ADC、子DAC、动态放大器和余差生成电路；所述流水线型ADC的模数转换方法包括以下步骤：S100、所述采样保持电路对模拟输入信号进行采样和保持后，分别传输至所述子ADC和所述动态放大器；S200、所述子ADC对所述模拟输入信号进行量化，并将量化结果输出至所述输出寄存器进行锁存；S300、所述动态放大器对所述模拟输入信号进行放大后，传输至所述余差生成电路；S400、所述子DAC根据所述子ADC的量化结果生成量化反馈信号后，传输至所述余差生成电路；S500、所述余差生成电路将放大后的所述模拟输入信号与所述量化反馈信号相减后，获得余差信号；S600、下一级所述流水线单元接收所述余差信号，并重复步骤S100、S200、S300、S400和S500，直至最后一级所述流水线单元完成动作。
[0006]根据本专利技术实施例的流水线型ADC的模数转换方法，至少具有如下有益效果：对流水线单元的量化过程和放大过程进行了解耦，使得这两个过程可以并行化运作，从而节省每个流水线单元所需的时间，提高整个系统的运行速度；同时，本专利技术的流水线型ADC的模数转换方法，可使单通道ADC的运行速率提升至吉赫兹区间，并且具有可扩展性，可通过时间交织技术进一步扩展转化速率，或增加流水线长度，提高单级量化精度等方案扩展量化精度。
[0007]根据本专利技术的一些实施例，所述流水线型ADC还包括时钟控制单元，所述时钟控制单元用于为每个所述采样保持电路提供时钟信号。
[0008]根据本专利技术的一些实施例，所述动态放大器包括：第一MOS管，栅极连接主放大时钟信号；第二MOS管，所述第二MOS管的源极与所述第一MOS管的源极电性连接；第三MOS管，所述第三MOS管的栅极连接正端输入电压，所述第三MOS管的漏极与所述第一MOS管的漏极电性连接，且所述第三MOS管的漏极与所述第一MOS管的漏极之间设置有正端电压输出端口；第四MOS管，所述第四MOS管的栅极连接负端输入电压，所述第四MOS管的漏极与所述第二MOS管的漏极电性连接，且所述第四MOS管的漏极与所述第二MOS管的漏极之间设置有负端电压输出端口；第五MOS管，所述第五MOS管的栅极连接所述正端输入电压，所述第五MOS管的漏极与所述第三MOS管的源极电性连接；第六MOS管，所述第六MOS管的栅极连接所述负端输入电压，所述第六MOS管的漏极与所述第四MOS管的源极电性连接；第七MOS管，所述第七MOS管的栅极连接所述主放大时钟信号，所述第七MOS管的漏极与所述第五MOS管的源极电性连接，所述第七MOS管的源极接地；第八MOS管，所述第八MOS管的栅极连接所述主放大时钟信号，所述第八MOS管的漏极与所述第六MOS管的源极电性连接，所述第八MOS管的源极接地；第九MOS管，所述第九MOS管的栅极连接所述主放大时钟信号，所述第九MOS管的漏极分别与所述第五MOS管的漏极和所述第六MOS管的漏极电性连接，所述第九MOS管的源极接地。
[0009]根据本专利技术的一些实施例，所述第五MOS管的漏极与所述第九MOS管的漏极之间还设置有第一电阻，所述第六MOS管的漏极与所述第九MOS管的漏极之间还设置有第二电阻。
[0010]根据本专利技术的一些实施例，所述第一MOS管和所述第二MOS管为PMOS管，所述第三MOS管、所述第四MOS管、所述第五MOS管、所述第六MOS管、所述第七MOS管、所述第八MOS管和所述第九MOS管为NMOS管。
[0011]本专利技术的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本专利技术的实践了解到。
附图说明
[0012]本专利技术的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
[0013]图1为现有技术的流水线型ADC的结构示意图；
[0014]图2为图1示出的流水线型ADC的时序图；
[0015]图3为本专利技术实施例的流水线型ADC的结构示意图；
[0016]图4为本专利技术实施例的流水线型ADC的模数转换方法的步骤流程图；
[0017]图5为图3示出的流水线型ADC的时序图；
[0018]图6为现有技术中的动态放大器的结构示意图；
[0019]图7为本专利技术实施例的动态放大器的原理示意图；
[0020]图8为本专利技术实施例的动态放大器的结构示意图；
[0021]附图标记：
[0022]采样保持电路100、子ADC200、子DAC300、动态放大器400、余差生成电路500、输出寄存器600、时钟控制单元700。
具体实施方式
[0023]本部分将详细描述本专利技术的具体实施例，本专利技术之较佳实施例在附图中示出，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种流水线型ADC的模数转换方法，其特征在于，流水线型ADC包括多级流水线单元和输出寄存器，每级所述流水线单元包括采样保持电路、子ADC、子DAC、动态放大器和余差生成电路；所述流水线型ADC的模数转换方法包括以下步骤：S100、所述采样保持电路对模拟输入信号进行采样和保持后，分别传输至所述子ADC和所述动态放大器；S200、所述子ADC对所述模拟输入信号进行量化，并将量化结果输出至所述输出寄存器进行锁存；S300、所述动态放大器对所述模拟输入信号进行放大后，传输至所述余差生成电路；S400、所述子DAC根据所述子ADC的量化结果生成量化反馈信号后，传输至所述余差生成电路；S500、所述余差生成电路将放大后的所述模拟输入信号与所述量化反馈信号相减后，获得余差信号；S600、下一级所述流水线单元接收所述余差信号，并重复步骤S100、S200、S300、S400和S500，直至最后一级所述流水线单元完成动作。2.根据权利要求1所述的流水线型ADC的模数转换方法，其特征在于，所述流水线型ADC还包括时钟控制单元，所述时钟控制单元用于为每个所述采样保持电路提供时钟信号。3.根据权利要求1所述的流水线型ADC的模数转换方法，其特征在于，所述动态放大器包括：第一MOS管，栅极连接主放大时钟信号；第二MOS管，所述第二MOS管的源极与所述第一MOS管的源极电性连接；第三MOS管，所述第三MOS管的栅极连接正端输入电压，所述第三MOS管的漏极与所述第一MOS管的漏极电性连接，且所述第三MOS管的漏极与所述第一MOS管的漏极之间设置有正端电压输出端口；...

【专利技术属性】
技术研发人员：诸嫣，
申请(专利权)人：珠海横琴精韵科技有限公司，
类型：发明
国别省市：