球栅阵列封装及其封装基板制造技术

本公开涉及球栅阵列封装及其封装基板。一种封装基板适于一球栅阵列封装。基板包含二板接点、二焊球垫、二连通孔及二讯号线，二板接点之连线垂直于二焊球垫之连线，二讯号线各别将二板接点连接至连通孔，每一讯号线包含一依序连接之布线段、近接段及分歧段，二布线段实质平行排列，二近接段实质平行排列并实质对称于焊球垫之连线，二分歧段实质对称于焊球垫之连线并各别电性连接二连通孔。线并各别电性连接二连通孔。线并各别电性连接二连通孔。

【技术实现步骤摘要】
球栅阵列封装及其封装基板


[0001]本专利技术有关一种封装基板，特别是一种用于球栅阵列封装之基板及该球栅阵列封装。

技术介绍

[0002]球栅阵列封装(Ball Grid Array Package)是一种用以封装芯片(集成电路Integrated Circuits)于电路板之表面封装技术(Surface-mount Packaging)的一种。电路板上具有多个阵列排列之焊球、多个用以电性连接芯片之接点、及各别电性连接接点与焊球之多个布线。其中，用以传输差分讯号(differential signal)之布线的设计要求较传输其他讯号之布线的要求为高。
[0003]美国2016年12月8日公开第2016/0358866号「Package substrate differential impedance optimization for 25G bps and beyond」专利申请案及2018年12月20日公开第2018/0368260号「High-speed printed circuit board and differential wiring method thereof」专利申请案叙及差分讯号布线之设计要求，差分讯号布线往往需克服差分讯号因正、负端布线长度不同而产生讯号延迟问题、差分反射损耗(Differential return loss)、及差分插入损耗(Differential insertion loss)。

技术实现思路

[0004]有鉴于此，依据一些实施例，一种球栅阵列封装包含芯片及基板。芯片包含二芯片接点。基板包含二板接点、二焊球垫、二连通孔、及二讯号线。二板接点之连线为接点连线，该二芯片接点电性连接该二板接点。该二焊球垫之连线为焊垫连线，接点连线非实质平行于焊垫连线。二连通孔实质对称于焊垫连线，该二连通孔各别电性连接该二焊球垫。每一讯号线包含依序连接之布线段、近接段、及分歧段，该二布线段各别电性连接于该二板接点且实质平行排列，该二近接段实质平行排列并实质对称于该焊垫连线，该二分歧段实质对称于该焊垫连线并各别电性连接该二连通孔。
[0005]依据一些实施例，其中，每一该分歧段与该近接段之一连接处距该焊球垫之距离为100微米至250微米。
[0006]依据一些实施例，其中，该二分歧段之长度实质相同。
[0007]依据一些实施例，其中，每一该分歧段包含一斜子段及一直子段，该二斜子段各别电性连接该二近接段，该二直子段实质平行于该焊垫连线并各别电性连接该二连通孔。
[0008]依据一些实施例，其中，每一该分歧段依序包含一斜子段、一直子段及一引入子段，该二斜子段各别电性连接该二近接段，该二直子段实质平行于该焊球垫连线，该二引入子段各别电性连接该二连通孔。
[0009]依据一些实施例，其中，每一斜子段与该焊球垫连线夹角在35度至55度之间，每一该斜子段与相邻的该焊球垫相距50至150微米，每一该直子段与相邻的该焊球垫相距50至150微米，每一该焊球垫之外径为300微米至600微米。
[0010]依据一些实施例，该二讯号线具有一预设阻抗，每一该分歧段之长度与该二连通孔之距离间有一预定关系，其中，该预定关系使该二连通孔之阻抗低于该预设阻抗及该二分歧段之阻抗高于该预设阻抗。
[0011]依据一些实施例，一种封装基板，适于封装一芯片，该芯片具有二芯片接点。该封装基板包含二板接点、二焊球垫、二连通孔、及二讯号线。该二板接点之一连线为一接点连线，该二板接点适于电性连接该二芯片接点。该二焊球垫之一连线为一焊垫连线，该接点连线非实质平行于该焊垫连线。该二连通孔实质对称于该焊垫连线，该二连通孔各别电性连接该二焊球垫。每一该讯号线包含依序连接之一布线段、一近接段、及一分歧段，该二布线段各别电性连接于该二板接点且实质平行排列，该二近接段实质平行排列并实质对称于该焊垫连线，该二分歧段实质对称于该焊垫连线并各别电性连接该二连通孔。
[0012]综上所述，依据一些实施例，封装基板之差分讯号线包含分歧段，分歧段对称于焊垫连线并电性连接至连通孔，连通孔亦对称于焊垫连线，因此，同对差分讯号线中的二条讯号线之长度实质相同，减少差分讯号传输上的时间差。在一些实施例中，藉由调整分歧段之长度与第五距离之关系，可使得差分讯号线之阻抗更接近设计阻抗。
附图说明
[0013]图1A绘示依据一些实施例，球栅阵列封装之底视图；
[0014]图1B绘示图1A之球栅阵列封装之侧视图；
[0015]图2绘示依据一些实施例，球栅阵列封装之芯片、布线及焊球垫之局部顶视图(未绘示覆盖体)；
[0016]图3绘示依据一些实施例，球栅阵列封装之芯片、一对差分讯号线及焊球垫之局部立体示意图(仅绘示一对差分讯号线)；
[0017]图4绘示依据一些实施例，球栅阵列封装之芯片、布线及焊球垫之局部示意图；
[0018]图5绘示图2及图4中一对差分讯号线之差分反射损耗图；
[0019]图6绘示图2及图4中一对差分讯号线之差分插入损耗图；
[0020]图7绘示图2及图4中一对差分讯号线之模态转换(Mode Conversion)之差模讯号转共模噪声之插入损耗图；
[0021]图8绘示图2及图4中一对差分讯号线之差分时域反射(Time Domain Reflectometry,TDR)图；
[0022]图9绘示依据一些实施例，一对差分讯号线之局部放大图；及
[0023]图10绘示依据一些实施例，一对差分讯号线之局部放大图。
具体实施方式
[0024]请参考图1A及图1B，图1A绘示依据一些实施例，球栅阵列封装之底视图。图1B绘示图1A之球栅阵列封装之侧视图。球栅阵列封装(Ball Grid Array Package,BGA Package)包含基板10、芯片20、焊球30及覆盖体40。基板10上具有布线(Circuit Traces)，布线用以各别电性连接芯片20之多个接点(容后说明)至多个焊球30。覆盖体40覆盖于芯片20及基板10上，用以保护芯片20及基板10上的布线。在一些实施例中，芯片20之接点以引线(wire bonds)各别电性连接至对应的布线。在一些实施例中，芯片20为覆晶芯片，芯片20以覆晶方
式电性连接于对应的布线。在一些实施例中，基板10为电路板，电路板可以是多层电路板，例如但不限于四层、六层电路板，电路板之层数依芯片20之接点之特性与数量而设计。在一些实施例中，覆盖体40之材料为金属、塑料、玻璃或陶瓷。
[0025]请参阅图2，图2绘示依据一些实施例，球栅阵列封装之芯片、布线及焊球垫之局部顶视图(仅绘示芯片之部分、部分布线及部分焊球垫，未绘示覆盖体40)。芯片20包含多个芯片接点22(chip contacts)，在一些实施例中，芯片接点22包含差分晶接点24a,24b,26a,26b及一般晶接点28。其中，差分晶接点24a,24b下称第一对差分晶接点，分别为正、负端接点，并用以传送差分本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种球栅阵列封装，包含：一芯片，包含二芯片接点；以及一基板，包含：二板接点，该二板接点之一连线为一接点连线，该二芯片接点电性连接该二板接点；二焊球垫，该二焊球垫之一连线为一焊垫连线，该接点连线非实质平行于该焊垫连线；二连通孔，该二连通孔实质对称于该焊垫连线，该二连通孔各别电性连接该二焊球垫；以及二讯号线，每一该讯号线包含依序连接之一布线段、一近接段、及一分歧段，该二布线段各别电性连接于该二板接点且实质平行排列，该二近接段实质平行排列并实质对称于该焊垫连线，该二分歧段实质对称于该焊垫连线并各别电性连接该二连通孔。2.根据权利要求1所述之球栅阵列封装，其中，该二分歧段之长度实质相同。3.根据权利要求1所述之球栅阵列封装，其中，每一该分歧段依序包含一斜子段、一直子段及一引入子段，该二斜子段各别电性连接该二近接段，该二直子段实质平行于该焊球垫连线，该二引入子段各别电性连接该二连通孔。4.根据权利要求3所述之球栅阵列封装，其中，每一该分歧段与该近接段之一连接处距该焊球垫之距离为100微米至250微米，每一该斜子段与该焊球垫连线夹角在35度至55度之间，每一该斜子段与相邻的该焊球垫相距50至150微米，每一该直子段与相邻的该焊球垫相距50至150微米，每一该焊球垫之外径为300微米至600微米。5.根据权利要求1至4中任一项所述之球栅阵列封装，其中，该二焊球垫靠近于该基板之...

【专利技术属性】
技术研发人员：许哲铭，林松源，旋乃仁，王侑信，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：