一种电源电压供电电路，其包括一信号输入端、一ＰＭＯＳ晶体管、一第一ＮＭＯＳ晶体管、一主电源、一备用电源、一驱动电路及一隔离电路，所述信号输入端与所述ＰＭＯＳ晶体管的栅极连接，所述隔离电路连接在所述信号输入端与所述第一ＮＭＯＳ晶体管的栅极之间，所述驱动电路与所述隔离电路并联连接，所述ＰＭＯＳ晶体管的源极与所述备用电源连接，所述第一ＮＭＯＳ晶体管的源极与所述主电源连接，所述ＰＭＯＳ晶体管及所述第一ＮＭＯＳ晶体管的漏极作为电压输出端，所述信号输入端输入的控制信号为高电平时，所述隔离电路导通使所述控制信号传送至所述第一ＮＭＯＳ晶体管的栅极，所述电压输出端输出所述主电源电压，所述信号输入端输入的控制信号为低电平时，所述隔离电路阻隔所述控制信号传送至所述第一ＮＭＯＳ晶体管的栅极，所述驱动电路接收所述控制信号后将所述第一ＮＭＯＳ晶体管的栅极拉低为低电平，所述电压输出端输出所述备用电源电压。
【技术实现步骤摘要】
本专利技术涉及一种供电电路，特别涉及一种电源电压供电电路。技术背景图l为现有一种主从式电源电压供电电路的电路图，其包括一信号输入端SCL1、 一第一 驱动装置IO、 一第二驱动装置20、 一主电源V1、 一备用电源V2、 一P沟道金属氧化物半导体(P-channel metal oxide semiconductor, PM0S)晶体管M1及一N沟道金属氧化物半导体( N-channel metal oxide semiconductor, NM0S)晶体管M2。所述信号输入端SCLl提供一控 制信号，所述主电源V1提供一主电源电压，所述备用电源V2提供一备用电源电压。所述信号输入端SCL1连接所述第一驱动装置10及所述第二驱动装置20的输入端。所述第 一驱动装置10的输出端与所述PM0S晶体管M1的栅极连接，所述第二驱动装置20的输出端与所 述丽0S晶体管M2的栅极连接。所述PM0S晶体管M1的源极与所述备用电源V2连接，所述丽0S 晶体管M2的源极与所述主电源V1连接。所述主电源V1及所述备用电源V2分别通过一电容(图 未标号)接地，用于滤除杂讯。所述PM0S晶体管M1及所述NM0S晶体管M2的漏极作为电压输出 端Vo。所述第一驱动装置10及所述第二驱动装置20可为NPN型或PNP型晶体管的组合电路。当所述控制信号为高电平时，所述第一驱动装置10及所述第二驱动装置20的输出端输出 高电平，此时所述PM0S晶体管M1及所述NM0S晶体管M2的栅极均为高电平，所述PM0S晶体管 Ml截止，所述丽0S晶体管M2导通，所述丽0S晶体管M2的漏极(即电压输出端Vo)输出所述 主电源V1的主电源电压。如果所述控制信号被切换为低电平，所述第一驱动装置10及所述第 二驱动装置20的输出端则输出低电平，此时所述PM0S晶体管M1导通，所述PM0S晶体管M1的漏 极(即电压输出端Vo)输出所述备用电源V2的备用电源电压，所述丽0S晶体管M2截止。现有技术主从式电源电压供电电路的理想状态是所述PM0S晶体管M1及所述NM0S晶体管 M2根据所述控制信号的状态轮流导通，并输出所述主电源电压或所述备用电源电压。但是由 于制造工艺的问题所述PM0S晶体管M1及所述NM0S晶体管M2的参数并不完全相同，从而使所述 PM0S晶体管M1及所述NM0S晶体管M2在开启和关断时序上出现偏差，不能实现轮流导通。更为 严重的是，由于不是轮流导通，所述PM0S晶体管M1及所述NM0S晶体管M2会出现导通的交叠 时间(即有一段时间均处于导通状态)，这样造成电源电压由所述主电源V1切换到所述备用 电源V2时，有比较大的电流从V1流进V2，导致所述PM0S晶体管M1或所述NM0S晶体管M2被烧毁。
技术实现思路
鉴于上述内容，有必要提供一种可防止主电源与备用电源切换时产生过流的电源电压供 电电路。一种电源电压供电电路，其包括一信号输入端、一PM0S晶体管、 一第一NMOS晶体管、一 主电源、 一备用电源、 一驱动电路及一隔离电路，所述信号输入端与所述PMOS晶体管的栅极 连接，所述隔离电路连接在所述信号输入端与所述第一NMOS晶体管的栅极之间，所述驱动电 路与所述隔离电路并联连接，所述PMOS晶体管的源极与所述备用电源连接，所述第一NMOS晶 体管的源极与所述主电源连接，所述PMOS晶体管及所述第一NMOS晶体管的漏极作为电压输出 端，所述信号输入端输入的控制信号为高电平时，所述隔离电路导通使所述控制信号传送至 所述第一NMOS晶体管的栅极，所述电压输出端输出所述主电源电压，所述信号输入端输入的 控制信号为低电平时，所述隔离电路阻隔所述控制信号传送至所述第一NMOS晶体管的栅极， 所述驱动电路接收所述控制信号后将所述第一NMOS晶体管的栅极拉低为低电平，所述电压输 出端输出所述备用电源电压。相较现有技术，所述驱动电路可以通过侦测所述PMOS晶体管栅极所达到的电平，也即侦 测所述PMOS晶体管的开启或关断，然后迅速关断或迅速开启所述第一NMOS晶体管，由此实现 所述PMOS晶体管及所述第一NMOS晶体管轮流导通，防止所述主电源切换到所述备用电源时， 有较大的电流由所述主电源流进所述备用电源而造成所述PMOS晶体管或所述第一NMOS晶体管 烧毁。附图说明下面参照附图结合具体实施方式对本专利技术作进一步的描述。图1为现有技术电源电压供电电路的电路图。图2为本专利技术电源电压供电电路的较佳实施方式的电路图。图3为本专利技术电源电压供电电路的较佳实施方式的电路仿真图。具体实施方式请参照图2，本专利技术电源电压供电电路的较佳实施方式包括一信号输入端SCL2、 一PM0S 晶体管Mll、 一第一NM0S晶体管M12、 一主电源V3、 一备用电源V4、 一驱动电路100及一隔离 电路200。所述信号输入端SCL2提供一控制信号，所述主电源V3提供一主电源电压，所述备 用电源V4提供一备用电源电压。所述信号输入端SCL2通过一第一电阻R1与所述PM0S晶体管M11的栅极连接，所述信号输 入端SCL2通过所述隔离电路200与所述第一NM0S晶体管M12的栅极连接。所述信号输入端 SCL2与所述驱动电路100的输入端连接，所述驱动电路100的输出端与所述第一NM0S晶体管 M12的栅极连接(即所述驱动电路100与所述隔离电路200并联连接)。所述PM0S晶体管M11的 源极与所述备用电源V4连接，所述第一NM0S晶体管M12的源极与所述主电源V3连接，所述 PMOS晶体管M11及所述第一NM0S晶体管M12的漏极作为电压输出端Vout 。所述主电源V3及所述 备用电源V4分别通过一第一电容C1及一第二电容C2接地，用于滤除杂讯。所述驱动电路100包括一NPN型晶体管Q1、 一第二NM0S晶体管M13、 一第二电阻R2、 一第 三电阻R3、 一第四电阻R4及一第三电容C3。所述驱动电路100的输入端通过所述第二电阻R2 接入所述控制信号，所述第二电阻R2与所述第四电阻R4分压后，与所述第三电阻R3连接并连 接至所述NPN型晶体管Q1的基极。所述NPN型晶体管Q1的发射极接地，所述NPN型晶体管Q1的 集电极通过一第五电阻R5上拉于所述电压输出端Vout 。所述第三电容C3与所述第四电阻R4并 联连接。所述第二NM0S晶体管M13的栅极与所述NPN型晶体管Q1的集电极连接，所述第二 丽OS晶体管M13的源极接地，所述第二丽OS晶体管M13的漏极作为所述驱动电路100的输出端 与所述第一NMOS晶体管M12的栅极连接。所述隔离电路200包括一二极管D1及一第六电阻R6，所述二极管D1的阳极接入所述控制 信号，所述二极管D1的阴极通过所述第六电阻R6与所述第一NMOS晶体管M12的栅极连接。当所述控制信号电平上升过程中，所述控制信号通过所述第一电阻R1传送至所述PM0S晶 体管M11的栅极。所述控制信号经过所述第二电阻R2及所述第四电阻R4分压后的电平未达到 所述NPN型晶体管Q1导通电平前(即所述PM0S晶体管M11未关断之前)，所述NPN型晶体管Q1 关断，所述第二NM0S晶体管M13导通使所述第一NM0S晶体管M12栅极电平拉地(即所述第一 NM0S晶体管M12处于关断状态本文档来自技高网...
【技术保护点】
【技术特征摘要】
1. 一种电源电压供电电路，其包括一信号输入端、一PMOS晶体管、一第一NMOS晶体管、一主电源、一备用电源、一驱动电路及一隔离电路，所述信号输入端与所述PMOS晶体管的栅极连接，所述隔离电路连接在所述信号输入端与所述第一NMOS晶体管的栅极之间，所述驱动电路与所述隔离电路并联连接，所述PMOS晶体管的源极与所述备用电源连接，所述第一NMOS晶体管的源极与所述主电源连接，所述PMOS晶体管及所...
【专利技术属性】
技术研发人员：黄种棋，袁广东，潘建纯，张卫民，
申请(专利权)人：鸿富锦精密工业深圳有限公司，鸿海精密工业股份有限公司，
类型：发明
国别省市：
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