【技术实现步骤摘要】
模块板、存储模块和存储系统
[0001]相关申请的交叉引用
[0002]本申请要求于2020年11月16日在韩国知识产权局提交的韩国专利申请No.10
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2020
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0152459的优先权，其公开内容通过引用整体并入本文。
[0003]本公开的一个或更多个实施例涉及模块板、存储模块和存储系统。
技术介绍
[0004]存储模块可以包括安装在模块板上的多个半导体存储器件。根据存储模块是否在模块板上还包括缓冲器，可以将存储模块分为面向服务器的存储模块和面向PC的(面向客户端的)存储模块。
[0005]面向服务器的存储模块包括缓冲器，因此从外部设备(例如，中央处理单元(CPU)、图形处理单元(GPU)等)施加的各种电平的信号可以被转换(例如，放大)并且转换后的信号可以被传输到多个存储器件。因此，在面向服务器的存储模块中，即使多个半导体存储器件的负载很大，也不会影响时钟信号和/或命令/地址的质量。
[0006]另一方面，面向PC的存储模块未在模块板上包括缓冲器，因此从外部设备施加的信号可以被传输到多个半导体存储器件而没有转换各种电平的信号。因此，在面向PC的存储模块中，当半导体存储器件的负载数目很大时，时钟信号和/或命令/地址的质量可能会下降。
技术实现思路
[0007]
技术实现思路
本公开的一个或更多个实施例提供了一种其中即使多个半导体存储器件的负载很大，时钟信号和/或命令/地址的质量也不会受到影响的模块板以及包括该模块板的存储模块。
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【技术保护点】
【技术特征摘要】
1.一种模块板，所述模块板包括：堆叠的多个层，所述多个层包括第一层至第n层；第一模块时钟信号端子至第k模块时钟信号端子，所述第一模块时钟信号端子至所述第k模块时钟信号端子以第一预定间隔布置在所述第一层的上表面和所述第n层的下表面中的至少一个表面的组件区域中；第k+1模块时钟信号端子至第2k模块时钟信号端子，所述第k+1模块时钟信号端子至所述第2k模块时钟信号端子以第二预定间隔布置在所述组件区域中；第一端接电阻端子，所述第一端接电阻端子设置为与所述第k模块时钟信号端子相邻；第二端接电阻端子，所述第二端接电阻端子设置为与所述第2k模块时钟信号端子相邻；多个端子，所述多个端子布置在所述至少一个表面的端子区域中，并且包括时钟信号端子；第一分支线，所述第一分支线用于将设置在所述至少一个表面上的所述时钟信号端子连接到第一分支点；第一信号线，所述第一信号线用于将所述第一分支点连接到所述第一模块时钟信号端子；第二信号线，所述第二信号线用于依次将所述第一模块时钟信号端子至所述第k模块时钟信号端子与所述第一端接电阻端子连接；第三信号线，所述第三信号线用于将所述第一分支点连接到所述第k+1模块时钟信号端子；以及第四信号线，所述第四信号线用于依次将所述第k+1模块时钟信号端子至所述第2k模块时钟信号端子与所述第二端接电阻端子连接，其中，所述第三信号线的长度大于所述第一信号线的长度与所述第二信号线的长度之和。2.根据权利要求1所述的模块板，其中，所述第一预定间隔等于所述第二预定间隔，所述第二信号线的长度等于所述第四信号线的长度，并且所述第二信号线的长度大于所述第一信号线的长度。3.根据权利要求2所述的模块板，其中，所述第一信号线、所述第二信号线、所述第三信号线和所述第四信号线设置在所述第一层至所述第n层的除了所述至少一个表面之外的至少一个表面上。4.根据权利要求2所述的模块板，其中，所述模块板还包括：第一模块命令/地址端子至第k模块命令/地址端子，所述第一模块命令/地址端子至所述第k模块命令/地址端子以所述第一预定间隔布置在所述组件区域中；第k+1模块命令/地址端子至第2k模块命令/地址端子，所述第k+1模块命令/地址端子至所述第2k模块命令/地址端子以所述第二预定间隔布置在所述组件区域中；以及第三端接电阻端子，所述第三端接电阻端子设置为与所述第2k模块命令/地址端子相邻，其中，所述多个端子还包括命令/地址端子。5.根据权利要求4所述的模块板，其中，所述模块板还包括：
第二分支线，所述第二分支线用于将设置在所述至少一个表面上的所述命令/地址端子连接到第二分支点；第五信号线，所述第五信号线用于将所述第二分支点连接到所述第一模块命令/地址端子；以及第六信号线，所述第六信号线用于依次将所述第一模块命令/地址端子至所述第2k模块命令/地址端子与所述第三端接电阻端子连接，其中，所述第二分支线的长度与所述第五信号线的长度之和等于所述第一分支线的长度与所述第一信号线的长度之和。6.根据权利要求5所述的模块板，其中，所述第五信号线和所述第六信号线设置在所述第一层至所述第n层的除了所述至少一个表面之外的至少一个表面上。7.根据权利要求4所述的模块板，其中，所述模块板还包括：第四端接电阻端子，所述第四端接电阻端子设置为与所述第k模块命令/地址端子相邻；第二分支线，所述第二分支线用于将设置在所述至少一个表面上的所述命令/地址端子连接到第二分支点；第五信号线，所述第五信号线用于将所述第二分支点连接到所述第一模块命令/地址端子；第六信号线，所述第六信号线用于依次将所述第一模块命令/地址端子至所述第k模块命令/地址端子与所述第三端接电阻端子连接；第七信号线，所述第七信号线用于将所述第二分支点连接到所述第k+1模块命令/地址端子；以及第八信号线，所述第八信号线用于依次将所述第k+1模块命令/地址端子至所述第2k模块命令/地址端子与所述第四端接电阻端子连接，其中，所述第七信号线的长度大于所述第五信号线的长度与所述第六信号线的长度之和。8.根据权利要求7所述的模块板，其中，所述第六信号线的长度等于所述第八信号线的长度，所述第六信号线的长度大于所述第五信号线的长度，所述第五分支线的长度与所述第六信号线的长度之和等于所述第一分支线的长度与所述第二信号线的长度之和，并且所述第七信号线的长度与所述第八信号线的长度之和等于所述第三信号线的长度与所述第四信号线的长度之和。9.根据权利要求8所述的模块板，其中，所述第五信号线、所述第六信号线、所述第七信号线和所述第八信号线设置在所述第一层至所述第n层的除了所述至少一个表面之外的至少一个表面上。10.根据权利要求4所述的模块板，其中，所述模块板包括：第四端接电阻端子，所述第四端接电阻端子设置为与所述第2k
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1模块命令/地址端子相邻；第二分支线，所述第二分支线用于将设置在所述至少一个表面上的所述命令/地址端
子连接到第二分支点；第五信号线，所述第五信号线用于将所述第二分支点连接到所述第一模块命令/地址端子；第六信号线，所述第六信号线用于依次将所述第一模块命令/地址端子至所述第2k
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1模块命令/地址端子中的奇数编号的模块命令/地址端子与所述第四端接电阻端子连接；第七信号线，所述第七信号线用于将所述第二分支点连接到所述第一模块命令/地址端子至所述第2k
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1模块命令/地址端子中的第二模块命令/地址端子；以及第八信号线，所述第八信号线用于依次将所述第二模块命令/地址端子至所述第2k模块命令/地址端子中的偶数编号的模块命令/地址端子与所述第三端接电阻端子连接，其中，所述第五信号线的长度等于所述第七信号线的长度，所述第二分支线的长度与所述第五信号线的长度之和等于所述第一分支线的长度与所述第一信号线的长度之和。11.根据权利要求10所述的模块板，其中，所述第五信号线、所述第六信号线、所述第七信号线和所述第八信号线设置在所述第一层至所述第n层的除了所述至少一个表面之外的至少一个表面上。12.一种存储模块，所述存储模块包括：模块板，所述模块板包括：堆叠的多个层，所述多个层包括第一层至第n层；第一模块时钟信号端子至第k模块时钟信号端子，所述第一模块时钟信号端子至所述第k模块时钟信号端子以第一预定间隔布置在所述第一层的上表面和所述第n层的下表面中的至少一个表面的组件区域中；第k+1模块时钟信号端子至第2k模块时钟信号端子，所述第k+1模块时钟信号端子至所述第2k模块时钟信号端子以第二预定间隔布置在所述组件区域中；第一端接电阻端子，所述第一端接电阻端子设置为与所述第k模块时钟信号端子相邻；第一端接电阻器，所述第一端接电阻器连接到所述第一端接电阻端子；第二端接电阻端子，所述第二端接电阻端子设置为与所述第2k模块时钟信号端子相邻；第二端接电阻器，所述第二端接电阻器连接到所述第二端接电阻端子；多个端子，所述多个端子布置在所述至少一个表面的端子区域中，并且包括时钟信号端子；第一分支线，所述第一分支线用于将设置在所述至少一个表面上的所述时钟信号端子连接到第一分支点；第一信号线，所述第一信号线用于将所述第一分支点连接到所述第一模块时钟信号端子；第二信号线，所述第二信号线用于依次将所述第一模块时钟信号端子至所述第k模块时钟信号端子与所述第一端接电阻端子连接；第三信号线，所述第三信号线用于将所述第一分支点连接到所述第k+1模块时钟信号端子；第四信号线，所述第四信号线用于依次将所述第k+1模块时钟信号端子至所述第2k模块时钟信号端子与所述第二端接电阻端子连接；
第一半导体存储器件至第k半导体存储器件，所述第一半导体存储器件至所述第k半导体存储器件分别包括分别安装在所述第一模块时钟信号端子至所述第k模块时钟信号端子处的第一存储器时钟信号端子至第k存储器时钟信号端子；以及第k+1半导体存储器件至第2k半导体存储器件，所述第k+1半导体存储器件至所述第2k半导体存储器件分别包括分别...
【专利技术属性】
技术研发人员：李源燮，朴焕旭，白政训，金度亨，文昇熙，徐东允，安珍吾，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：
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