一种基准电压及倍压电路制造技术

本申请公开了一种基准电压及倍压电路，属于微电子技术领域，包括带隙基准电路和基准倍压电路，所述基准倍压电路包括MOS管N1、电流镜像单元和倍压单元，所述MOS管N1采用N型MOS管，MOS管N1的栅极与带隙基准电路的输出端连接，MOS管N1的漏极与电流镜像单元连接，MOS管N1的源极接地，所述电流镜像单元与电源VDD连接，所述倍压单元的一端与电流镜像单元连接，倍压单元的另一端接地。本申请通过利用MOS管替换由双极晶体管和电阻构成的电压网络，或者由运算放大器和电阻网络构成的电压网络，可以简化电路，同时调整MOS管的W/L比例，可以更好地适应低功耗电路。低功耗电路。低功耗电路。

【技术实现步骤摘要】
一种基准电压及倍压电路


[0001]本申请涉及微电子
，尤其是涉及一种基准电压及倍压电路。

技术介绍

[0002]带隙基准电路是模拟以及数模混合电路系统的基本模块，用以给模拟及数模混合电路提供一个稳定的基准电压。
[0003]目前，在基准电路中，通常包括带隙基准电路和基准倍压电路，带隙基准电压为1.2V，而基准倍压电路用于产生基准电压1.2V增倍的参考电压，通常参考电压是1.2V、2.4V、3.6V等。
[0004]针对上述中的相关技术，专利技术人发现：基准倍压电路通常通过设定电阻的比例关系得到相应的参考电压，而电阻存在消耗，在低功耗电路领域中，为了减小电阻的消耗，通常做法为增大电阻的面积，这样会增加集成芯片的面积。

技术实现思路

[0005]为了降低功耗且减小芯片的面积，本申请提供一种基准电压及倍压电路。
[0006]本申请提供的一种基准电压及倍压电路，采用如下的技术方案：一种基准电压及倍压电路，包括带隙基准电路和基准倍压电路，所述基准倍压电路包括MOS管N1、电流镜像单元和倍压单元，所述MOS管N1采用N型MOS管，MOS管N1的栅极与带隙基准电路的输出端连接，MOS管N1的漏极与电流镜像单元连接，MOS管N1的源极接地，所述电流镜像单元与电源VDD连接，所述倍压单元的一端与电流镜像单元连接，倍压单元的另一端接地；其中，倍压单元包括多个依次串联的MOS管，且每个MOS管的栅极与自身的漏极连接，若倍压单元采用N型MOS管，则MOS管的栅极作为参考电压输出端；若倍压单元采用P型MOS管，则MOS管的漏极作为参考电压输出端。
[0007]通过采用上述技术方案，带隙基准电路产生带隙基准电压，并将带隙基准电压输送到MOS管N1的栅极，MOS管N1将带隙基准电压转换为电流，并通过电流镜像单元将该电流传递到倍压单元，倍压单元中的MOS管将电流转换成带隙基准电压，并且通过串联MOS管的个数来倍增带隙基准电压，以得到不同的参考电压；而MOS管的消耗较小，适合低功耗电路，且能减小芯片的面积。
[0008]优选的，所述MOS管N1采用宽长比小于或等于0.1的MOS管，倍压单元中的MOS管的尺寸与MOS管N1的尺寸相同。
[0009]通过采用上述技术方案，MOS管的宽长比小于或等于0.1，可以使MOS管的栅极电压为1.2V时产生较小的电流，进一步降低功耗，且沟道调制效应小，有较高的厄利电压。
[0010]优选的，所述MOS管N1的宽为2um，MOS管N1的长为20um。
[0011]通过采用上述技术方案，MOS管的占用面积较小，可进一步减小芯片的面积。
[0012]优选的，所述电流镜像单元包括MOS管P1和MOS管P2，所述MOS管P1和MOS管P2采用P
型MOS管，MOS管P1的源极与电源VDD连接，MOS管P1的栅极与MOS管P1的漏极、MOS管N1的漏极连接；所述MOS管P2的源极与电源VDD连接，MOS管P2的栅极与MOS管P1的栅极连接，MOS管P2的漏极与倍压单元连接。
[0013]通过采用上述技术方案，MOS管P1和MOS管P2组成1:1比例的电流镜像单元，流过MOS管P1和MOS管P2的电流相同，电路简单，成本低。
[0014]优选的，所述电流镜像单元还包括MOS管P3，所述MOS管P3采用P型MOS管，MOS管P3的源极与电源VDD连接，MOS管P3的栅极与MOS管P1的栅极连接，MOS管P3的漏极连接有参考电压单元。
[0015]优选的，所述参考电压单元包括MOS管N5，所述MOS管N5采用N型MOS管，MOS管N5的漏极与MOS管P3的漏极、MOS管N5的栅极连接，MOS管N5的源极接地。
[0016]通过采用上述技术方案，MOS管N5的栅极产生1倍带隙基准电压的参考电压，可增加一路参考电压，便于电路设计。
[0017]优选的，所述带隙基准电路的输出端连接有滤波单元，所述滤波单元的输出端与MOS管N1的栅极连接。
[0018]优选的，所述滤波单元包括电阻R4和电容C，所述电阻R4的一端与带隙基准电路的输出端连接，电阻R4的另一端与MOS管N1的栅极、电容C的一端连接，所述电容C的另一端接地。
[0019]通过采用上述技术方案，电阻R4和电容C形成RC滤波网络，提高带隙基准电压的稳定性。
[0020]综上所述，本申请包括以下至少一种有益技术效果：1.通过串联MOS管的个数来倍增带隙基准电压，以得到不同的参考电压，而MOS管的消耗较小，适合低功耗电路，且能减小芯片的面积；2.MOS管的宽长比小于或等于0.1，可以使MOS管的栅极电压为1.2V时产生较小的电流，进一步降低功耗，且沟道调制效应小，有较高的厄利电压；3.通过电阻R4和电容C形成RC滤波网络，可提高带隙基准电压的稳定性。
附图说明
[0021]图1是相关技术中一种适用于低电压输入的带隙基准电路的电路图；图2是相关技术中一种基准电压及倍压电路的电路图；图3是相关技术中另一种基准电压及倍压电路的电路图；图4是相关技术中另一种基准电压及倍压电路的电路图；图5是相关技术中另一种基准电压及倍压电路的电路图；图6是本申请实施例1中一种基准电压及倍压电路的电路图；图7是本申请实施例2中一种基准电压及倍压电路的电路图；图8是本申请实施例3中一种基准电压及倍压电路的电路图；图9是本申请实施例4中一种基准电压及倍压电路的电路图。
[0022]附图标记说明：10、带隙基准电路；20、基准倍压电路；21、电流镜像单元；22、倍压单元；30、滤波单元；40、参考电压单元。
具体实施方式
[0023]以下结合附图1
‑
9对本申请作进一步详细说明。
[0024]参考图1，相关技术公开一种适用于低电压输入的带隙基准电路，包括运算放大器OP1、MOS管P0、电阻R1、电阻R2、电阻R3、三极管Q1和三极管Q2，其中，MOS管P0为P型MOS管，三极管Q1和三极管Q2为PNP型三极管。运算放大器OP1反相端与三极管Q1发射极之间的连接点的电压为VNODE1，运算放大器OP1同相端与电阻R1之间的连接点的电压为VNODE2，VNODE1与VNODE2相等，而电阻R2和电阻R3的阻值相同，电阻R2和电阻R3上产生的电压相等，由此，构成了Wildar电流源。
[0025]其中，三极管Q1和三极管Q2发射区的面积比例关系设置为1:8，产生数值为ln8*Vt/R1的PTAT电流，则在三极管Q1与电阻R3串联网络，以及在三极管Q2、电阻R1与电阻R2串联网络上产生的带隙基准电压为：VBG=(R1+R2)*(ln8*Vt/R1)+VBE式中，VBG为带隙基准电压，Vt为热电压，VBE为三极管基极与发射极之间的电压。
[0026]参考图2，相关技术公开一种基准电压及倍压电路，包括隙基准电路和基准倍压电路20，其中，带隙基准电路10用于产生带隙基准电压VBG，在MOS管P0中产生PTAT电流，并通过构建本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基准电压及倍压电路，其特征在于，包括带隙基准电路(10)和基准倍压电路(20)，所述基准倍压电路(20)包括MOS管N1、电流镜像单元(21)和倍压单元(22)，所述MOS管N1采用N型MOS管，MOS管N1的栅极与带隙基准电路(10)的输出端连接，MOS管N1的漏极与电流镜像单元(21)连接，MOS管N1的源极接地，所述电流镜像单元(21)与电源VDD连接，所述倍压单元(22)的一端与电流镜像单元(21)连接，倍压单元(22)的另一端接地；其中，倍压单元(22)包括多个依次串联的MOS管，且每个MOS管的栅极与自身的漏极连接，若倍压单元(22)采用N型MOS管，则MOS管的栅极作为参考电压输出端；若倍压单元(22)采用P型MOS管，则MOS管的漏极作为参考电压输出端。2.根据权利要求1所述的一种基准电压及倍压电路，其特征在于，所述MOS管N1采用宽长比小于或等于0.1的MOS管，倍压单元(22)中的MOS管的尺寸与MOS管N1的尺寸相同。3.根据权利要求2所述的一种基准电压及倍压电路，其特征在于，所述MOS管N1的宽为2um，MOS管N1的长为20um。4.根据权利要求1所述的一种基准电压及倍压电路，其特征在于，所述电流镜像单元(21)包括MOS管P1和MOS管P2，所述MOS管P1和MOS管P2采用P型MOS...

【专利技术属性】
技术研发人员：何刚，彭琪，曹建林，
申请(专利权)人：深圳市诚芯微科技股份有限公司，
类型：发明
国别省市：