集成电路及其制造方法技术

本申请的实施例涉及一种集成电路及其制造方法。该集成电路包括：第一电路，具有m个并联耦合的第一单元，任一第一单元包括一个或多个串联耦合的第一晶体管；以及第二电路，具有n个并联耦合的第二单元，任一第二单元包括一个或多个串联耦合的第二晶体管。第一电路的栅极端子耦合到第二电路的栅极端子。m和n是不同的正整数。正整数。正整数。

【技术实现步骤摘要】
集成电路及其制造方法


[0001]本申请涉及一种集成电路及其制造方法。

技术介绍

[0002]深亚微米工艺(例如，16nm、7nm、5nm及更高工艺)中的集成电路设计面临一些挑战和限制。例如，在包含诸如深亚微米级晶体管、放大器和电流镜的微电子元件的电路的制造中会出现特定的瓶颈。随着工艺规模的进一步发展，这些挑战和限制对IC制造的先进工艺将变得更加重要。

技术实现思路

[0003]根据本申请实施例的一个方面，提供了一种集成电路，包括：第一电路，包括m个并联耦合的第一单元，任一第一单元包括一个或多个串联耦合的第一晶体管；以及第二电路，包括n个并联耦合的第二单元，任一第二单元包括一个或多个串联耦合的第二晶体管；其中，第一电路的栅极端子耦合到第二电路的栅极端子，并且m和n是不同的正整数。
[0004]根据本申请实施例的另一个方面，提供了一种集成电路，包括：第一堆叠栅极电路，包括具有栅极端子的多个第一晶体管，第一晶体管的栅极端子彼此耦合；以及第二堆叠栅极电路，耦合到第一堆叠栅极电路，第二堆叠栅极电路包括具有栅极端子的多个第二晶体管，第二晶体管的栅极端子彼此耦合；其中，第一晶体管的阈值电压大于第二晶体管的阈值电压。
[0005]根据本申请实施例的又一个方面，提供了一种制造集成电路的方法，包括：通过将一个或多个第一晶体管串联耦合在第一单元的任何一个中，将多个第一晶体管布置成m个第一单元；将第一单元并联耦合在第一电路中；通过将一个或多个第二晶体管串联耦合在第二单元的任何一个中，将多个第二晶体管布置成n个第二单元，m和n为不同的正整数；将第二单元并联耦合在第二电路中；以及将第二电路耦合到第一电路。
附图说明
[0006]当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各个部件未按比率绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0007]图1是示出根据本公开的一些实施例的集成电路的示意图。
[0008]图2A和图2B是分别示出根据本公开的一些实施例的使用n沟道金属氧化物半导体场效应晶体管(n
‑
MOSFET或NMOS)组件的等效堆叠栅极晶体管和使用p沟道金属氧化物半导体场效应晶体管(p
‑
MOSFET或PMOS)组件的等效堆叠栅极晶体管的示意图。
[0009]图3是示出根据本公开的一些实施例的电流失配超过一个标准偏差的百分比与堆叠晶体管的级数之间的关系的模拟结果的示意图。
[0010]图4是示出根据本公开的一些实施例的使用n
‑
MOSFET组件的等效堆叠栅极晶体管
的示意图。
[0011]图5A是示出根据本公开的一些实施例的集成电路的示意图。
[0012]图5B是示出根据本公开的一些实施例的图5A中的集成电路的等效电路的示意图。
[0013]图5C是示出根据本公开的一些实施例的集成电路的示意图。
[0014]图5D是示出根据本公开的一些实施例的图5C中的集成电路的等效电路的示意图。
[0015]图6是示出根据本公开的一些实施例的堆叠栅极电路的示意图。
[0016]图7和图8是示出根据本公开的一些实施例的堆叠栅极电路的两个不同示例性布置的示图。
[0017]图9是示出根据本公开的一些实施例的堆叠栅极电路的示图。
[0018]图10和图11是示出根据本公开的一些实施例的堆叠栅极电路的两个示例性布置的示图。
[0019]图12A是示出根据本公开的一些实施例的使用NMOS的集成电路的示意图。
[0020]图12B是示出根据本公开的一些实施例的图12A中的集成电路的等效电路的示意图。
[0021]图12C是示出根据本公开的一些实施例的使用NMOS的集成电路的示意图。
[0022]图12D是示出根据本公开的一些实施例的图12C中的集成电路的等效电路的示意图。
[0023]图13是示出根据本公开的一些实施例的使用NMOS的堆叠栅极电路的示意图。
[0024]图14是示出根据本公开的一些实施例的用于制造集成电路的方法的流程图。
[0025]图15是示出根据本公开的一些实施例的用于制造集成电路的方法的流程图。
具体实施方式
[0026]以下公开内容提供了许多不同的实施例或实例，以用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本专利技术。当然这些仅是实例并不旨在限定。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，并且也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本专利技术在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
[0027]本说明书中使用的术语通常具有其在本领域中以及在使用每一个术语的具体的内容中的普通含义。该说明书中的实例(包括本文所讨论的任何术语的实例)的使用仅是示例性的，并且绝非限制本专利技术或任何典型术语的范围以及含义。同样地，本专利技术不限于该说明书中给出的各个实施例。
[0028]尽管本文可以使用术语“第一”、“第二”等以描述各个元件，但是这些元件不应被这些术语限制。这些术语用于将一个元件与另一个元件区别开。例如，在不背离本专利技术的范围的情况下，可以将第一元件叫做第二元件，并且类似地，可以将第二元件叫做第一元件。如此处使用的，术语“和/或”包括一个或多个的有关的列出的物件的任何和全部组合。
[0029]此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件
或部件的关系。空间关系术语旨在包括除了在图中所描述的方向之外的使用或操作中的器件的不同方向。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
[0030]在本文中，术语“耦合”也可以被称为“电耦合”，并且术语“连接”可以被称为“电连接”。“耦合”和“连接”也可以用于指示两个或多个元件相互配合或相互作用。
[0031]随着集成电路(IC)制造工艺按比例缩小(例如，32nm、20nm、16nm、7nm、5nm或更高工艺)，电子元件(例如，晶体管)的参数在尺寸上受到限制。因此，具有长沟道长度的金属氧化物半导体场效应晶体管(MOSFET)在先进工艺中不再可行。然而，在一些模拟电路设计中，仍然需要具有长沟道长度的MOSFET来改善MOSFET的性能/特性，诸如改善电流镜电路内的输出电阻(Rout)或电流失配性能。
[0032]在本公开的一些实施例中，具有小沟道长度的多级晶体管(例如，MOSFET)可以堆叠在一起以形成具有长沟道长本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路，包括：第一电路，包括m个并联耦合的第一单元，任一第一单元包括一个或多个串联耦合的第一晶体管；以及第二电路，包括n个并联耦合的第二单元，任一第二单元包括一个或多个串联耦合的第二晶体管；其中，所述第一电路的栅极端子耦合到所述第二电路的栅极端子，并且m和n是不同的正整数。2.根据权利要求1所述的集成电路，其中，所述第一电路的漏极端子耦合到所述第二电路的源极端子，并且m小于n。3.根据权利要求1所述的集成电路，还包括：第三电路，包括m个并联耦合的第三单元，任一第三单元包括一个或多个串联耦合的第三晶体管，其中，所述第一电路的源极端子耦合到所述第三电路的漏极端子。4.根据权利要求1所述的集成电路，还包括：多级电路，任一级电路包括多个并联耦合的单元，任一单元包括一个或多个串联耦合的晶体管，其中，一级电路中的单元的数量大于或等于前一级电路中的单元的数量。5.根据权利要求1所述的集成电路，其中，一个或多个第一晶体管的阈值电压与一个或多个第二晶体管的阈值电压不同。6.根据权利要求1所述的集成电路，其中，所述第一电路的漏极端子耦合到所述第二电路的源极端子，并且一个或多个第一晶体管的阈值电压大于一个或多个第二晶体管的阈值电压。7.根据权利要求1所述的集成电路，还包括：第三电路，包...

【专利技术属性】
技术研发人员：张清河，陈翊文，洪照俊，彭永州，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：