半导体存储器件制造技术

提供一种具有改善的电特性的半导体存储器件。该半导体存储器件包括：第一半导体图案，其在第一方向上与衬底分离；第一栅极结构，其在第一方向上延伸并穿透第一半导体图案；第一导电连接线，其连接至第一半导体图案并在不同于第一方向的第二方向上延伸；以及第二导电连接线，其连接至第一半导体图案。第一栅极结构位于第一导电连接线和第二导电连接线之间，第一栅极结构包括第一栅电极和第一栅极绝缘膜，且第一栅极绝缘膜包括与第一半导体图案接触的第一电荷保持膜。的第一电荷保持膜。的第一电荷保持膜。

【技术实现步骤摘要】
半导体存储器件
[0001]相关申请的交叉引用
[0002]本申请要求于2020年11月3日提交至韩国知识产权局的第10
‑
2020
‑
0145137号韩国专利申请的优先权以及所有权益，该申请的全部内容以引用方式并入本文中。


[0003]一些示例实施例涉及一种半导体存储器件，更具体地，涉及一种具有改善的电特性的三维半导体存储器件。

技术介绍

[0004]为了满足现有性能和/或消费者的低价格期望，正在追求半导体元件的集成度的提高。就半导体元件而言，由于集成度是决定产品价格的重要因素，因此尤其追求增加的密度。
[0005]就常规二维或平面半导体元件而言，集成度主要由单位存储单元占据的面积决定，因此受精细图案形成技术水平的极大影响。然而，由于为了缩小图案而使用诸如超昂贵光刻设备的超昂贵设备，因此二维半导体元件的集成度正在增加，但是仍然可能受到限制。结果，提出了包括三维布置的存储单元的三维半导体存储元件。

技术实现思路

[0006]一些示例实施例提供了一种具有改善的电特性和/或可靠性的三维半导体存储器件。
[0007]根据一些示例实施例，提供了一种半导体存储器件，其包括：第一半导体图案，其在第一方向上与衬底分离；第一栅极结构，其在第一方向上延伸并穿透第一半导体图案；第一导电连接线，其连接至第一半导体图案并在不同于第一方向的第二方向上延伸；以及第二导电连接线，其连接至第一半导体图案。第一栅极结构位于第一导电连接线和第二导电连接线之间，第一栅极结构包括第一栅电极和第一栅极绝缘膜，且第一栅极绝缘膜包括与第一半导体图案接触的第一电荷保持膜。
[0008]根据一些示例实施例，提供了一种半导体存储器件，其包括：半导体图案，其在第一方向上与衬底分离；第一栅极结构，其在第一方向上延伸并穿透半导体图案；第一导电连接线，其连接至半导体图案并在不同于第一方向的第二方向上延伸；以及第二导电连接线，其连接至半导体图案并在第一方向上延伸。第一栅极结构位于第一导电连接线和第二导电连接线之间，第一栅极结构包括第一栅电极和第一栅极绝缘膜，且第一栅极绝缘膜包括第一电荷保持膜。
[0009]根据一些示例实施例，提供了一种半导体存储器件，其包括：半导体图案，其包括在第一方向上与衬底分离且具有第一导电类型的第一杂质区、具有与第一导电类型不同的第二导电类型的第二杂质区、以及在第一杂质区和第二杂质区之间的沟道区；第一栅极结构和第二栅极结构，第一栅极结构和第二栅极结构在第一方向上延伸并穿透沟道区；第一
导电连接线，其连接至第一杂质区并在不同于第一方向的第二方向上延伸；以及第二导电连接线，其连接至第二杂质区。第一栅极结构和第二栅极结构各自包括栅电极和栅极绝缘膜，并且栅极绝缘膜包括电荷保持膜。
[0010]然而，本专利技术构思的方面不限于此处阐述的一个方面。通过参照下面给出的本公开的详细描述，本专利技术构思的上述及其他方面对于示例实施例所属领域的普通技术人员将变得更加明显。
附图说明
[0011]通过参照附图详细描述示例实施例，示例实施例的上述和其它方面和特征将变得更加明显，在附图中：
[0012]图1A和图1B是用于说明根据一些示例实施例的半导体存储器件的操作的单位单元的示意性电路图；
[0013]图2A和图2B是根据一些示例实施例的半导体存储器件的单位单元的电路图；
[0014]图3A和图3B是用于说明图2A的单位单元的操作的示图；
[0015]图4至图8B分别是示出根据一些示例实施例的半导体存储器件的示意性立体图；
[0016]图9至图11是用于说明根据一些示例实施例的半导体存储器件的示图；
[0017]图12至图18分别是用于说明根据一些示例实施例的半导体存储器件的示图；
[0018]图19和图20是用于说明根据一些示例实施例的半导体存储器件的示图；
[0019]图21至图23是用于说明根据一些示例实施例的半导体存储器件的示图；
[0020]图24和图25是用于说明根据一些示例实施例的半导体存储器件的示图；
[0021]图26和图27是用于说明根据一些示例实施例的半导体存储器件的示图；
[0022]图28和图29是用于说明根据一些示例实施例的半导体存储器件的示图；
[0023]图30和图31是用于说明根据一些示例实施例的半导体存储器件的示图；
[0024]图32是用于说明根据一些示例实施例的半导体存储器件的示图；
[0025]图33和图34是用于说明根据一些示例实施例的半导体存储器件的示图；
[0026]图35至图37分别是用于说明根据一些示例实施例的半导体存储器件的示图；
[0027]图38A至图43是用于说明根据一些示例实施例的制造半导体存储器件的方法的中间阶段图；
[0028]图44A至图48是用于说明根据一些示例实施例的制造半导体存储器件的方法的中间阶段图；以及
[0029]图49A至图54是用于说明根据一些示例实施例的制造半导体存储器件的方法的中间阶段图。
具体实施方式
[0030]图1A和图1B是用于说明根据一些示例实施例的半导体存储器件的操作的单位单元的示意性电路图。
[0031]参照图1A和图1B，在根据一些示例实施例的半导体存储器件中，第一晶体管T1可包括电荷捕获点(charge trap site)。
[0032]位线电压V
BL
可施加至第一晶体管T1的漏区。源极电压V
S
可施加至第一晶体管T1的
源区。栅极电压V
G
可以施加到第一晶体管T1的栅极。
[0033]在图1A中，第一晶体管T1不包括在电荷捕获点处捕获的电荷。在图1B中，由于第一晶体管T1被编程，因此第一晶体管T1可以包括在电荷捕获点处捕获的电荷。
[0034]第一晶体管T1的阈值电压可根据是否存在在电荷捕获点处捕获的电荷(诸如一个或多个电子或一个或多个空穴)而改变。例如，包括捕获的电荷的第一晶体管T1的第一阈值电压可不同于不包括捕获电荷的第一晶体管T1的第二阈值电压。
[0035]为了操作第一晶体管T1，相同的栅极电压V
G
、位线电压V
BL
、以及源极电压V
S
可施加至图1A的第一晶体管T1以及图1B的第一晶体管T1。当图1A的第一晶体管T1与图1B的第一晶体管T1在相同条件(诸如相同的电条件/偏置条件)下操作时，图1A的第一晶体管T1的漏极电流值可为第一电流，而图1B的第一晶体管T1的漏极电流值可为第二电流。
[0036]由于第一阈值电压和第二阈值电压彼此不同，所以第一电流可以与第二电流不同。通过利用第一电流和第二电流之间的差，第一晶体管T1可用作存储元件。
[0037]图2A和图2B是根据一些示例实施例的半导体存储器件的单位单元的电路图。图3A和图3B是用于说明图2本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器件，包括：第一半导体图案，其在第一方向上与衬底分离；第一栅极结构，其在所述第一方向上延伸并穿透所述第一半导体图案；第一导电连接线，其连接至所述第一半导体图案并在不同于所述第一方向的第二方向上延伸；以及第二导电连接线，其连接至所述第一半导体图案，其中，所述第一栅极结构位于所述第一导电连接线与所述第二导电连接线之间，所述第一栅极结构包括第一栅电极和第一栅极绝缘膜，并且所述第一栅极绝缘膜包括与所述第一半导体图案接触的第一电荷保持膜。2.根据权利要求1所述的半导体存储器件，其中，所述第一栅极绝缘膜还包括在所述第一电荷保持膜和所述第一栅电极之间的电荷阻挡膜。3.根据权利要求2所述的半导体存储器件，其中，所述第一电荷保持膜包括氮化硅膜，并且所述电荷阻挡膜包括氧化硅膜。4.根据权利要求1所述的半导体存储器件，其中，所述第二导电连接线在所述第二方向上延伸。5.根据权利要求1所述的半导体存储器件，其中，所述第二导电连接线在所述第一方向上延伸。6.根据权利要求1所述的半导体存储器件，还包括：第二栅极结构，其在所述第一方向上延伸并穿透所述第一半导体图案，所述第二栅极结构包括第二栅电极和第二栅极绝缘膜，并且所述第二栅极绝缘膜包括与所述第一半导体图案接触的第二电荷保持膜。7.根据权利要求6所述的半导体存储器件，其中，所述第一半导体图案包括具有第一导电类型的第一杂质区、具有不同于所述第一导电类型的第二导电类型的第二杂质区、以及在所述第一杂质区与所述第二杂质区之间的沟道区，所述第一杂质区连接至所述第一导电连接线，所述第二杂质区连接至所述第二导电连接线，并且所述第一栅极结构和所述第二栅极结构穿透所述沟道区。8.根据权利要求6所述的半导体存储器件，还包括：第三栅极结构，其在所述第一方向上延伸，穿透所述第一半导体图案，并且包括第三栅电极和第三栅极绝缘膜，其中，所述第一半导体图案包括具有第一导电类型的第一杂质区、具有不同于所述第一导电类型的第二导电类型的第二杂质区、以及在所述第一杂质区和所述第二杂质区之间的沟道区，所述第一杂质区连接至所述第一导电连接线，所述第二杂质区连接至所述第二导电连接线，以及所述第一栅极结构、所述第二栅极结构和所述第三栅极结构穿透所述沟道区。9.根据权利要求8所述的半导体存储器件，还包括：第二半导体图案，其位于所述衬底和所述第一半导体图案之间，其中，所述第一栅极结构、所述第二栅极结构和所述第三栅极结构穿透所述第二半导
体图案，所述第二半导体图案连接至所述第二导电连接线，以及所述第二导电连接线包括具有板形状的导电板电极。10.根据权利要求1所述的半导体存储器件，还包括：模制绝缘层，其位于所述第一半导体图案上，其中，所述第一电荷保持膜不沿着所述模制绝缘层的侧壁延伸。11.根据权利要求1所述的半导体存储器件，还包括：模...

【专利技术属性】
技术研发人员：李炅奂，金容锡，金一权，金炫哲，徐亨源，柳成原，弘载昊，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：