一种利用NMOS的防静电保护结构制造技术

本发明专利技术公开了一种利用ＮＭＯＳ的防静电保护结构，使用ＮＭＯＳ作为构成静电保护电路的基本器件，其中ＮＭＯＳ为偶数个且至少为四个且在漏区加入场隔离下的Ｎ阱电阻；该静电保护电路中央各设置一个ＮＭＯＳ，其栅极并联，漏极也并联；除静电保护电路中央设置的ＮＭＯＳ外，其余两侧ＮＭＯＳ漏极与中央的ＮＭＯＳ的漏极并联，源极、栅极并联与中央的ＮＭＯＳ的栅极相连接地线；静电保护电路中央设置的ＮＭＯＳ源极与其余两侧并联的ＮＭＯＳ的衬底即寄生ＮＰＮ的基极相连，当静电保护电路中央设置的ＮＭＯＳ寄生ＮＰＮ导通泻流时，其电流也会分流到其余两侧且并联的ＮＭＯＳ的寄生ＮＰＮ的基极，使其余两侧并联的ＮＭＯＳ的寄生ＮＰＮ的基极与发射极正向导通。本发明专利技术解决了ＧＧＮＭＯＳ结构作为ＥＳＤ保护时，保护管不能均匀导通泻流造成ＥＳＤ保护能力不高的问题。

【技术实现步骤摘要】

本专利技术涉及一种防静电电路结构，特别涉及一种利用NMOS的防静电保护结构。
技术介绍
目前流行的工艺技术使用CMOS(互补金属氧化物半导体，Complementary Metal-Oxide-Semiconductor Transistor)作为静电放电(ESD，ElectroStatic Discharge)保护器件，当ESD发生时，泄放的静电电荷会造成保护管Nmos(N-channel metal-oxide semiconductor，N型沟道金属氧化物半导体)的寄生三极管导通，如图3所示，会产生阶跃恢复(Snapback)的现象，如图4；在进入正常泻流状态的BC区域之前，保护管需达到A点的开启电压。开启电压由漏端的PN结反向漏电形成的衬底电流与衬底电阻决定，由于电路结构上会造成居中的NMOS的有效衬底电阻比两侧的大，因此居中的NMOS更易提前开启，而此时两侧的保护管并未达到开启的条件。这样并联在一起的保护管开启电压Vtl不一，如果所有的保护管不能尽量开启泻流的话，在强烈的ESD冲击下，保护管就会损坏。
技术实现思路
本专利技术要解决的技术问题是提供一种利用NMOS的防静电保护结构，以解决GGNMOS(Gate Ground NMOS栅极接地的NMOS)结构作为ESD保护时，保护管不能均匀导通泻流造成ESD保护能力不高的问题。为解决上述技术问题，本专利技术的防静电保护结构使用NMOS作为构成静电保护电路的基本器件，其中NMOS为偶数个且至少为四个且在漏区加入场隔离下的N阱电阻；该静电保护电路中央各设置一个NMOS，其栅极并联，漏极也并联；除静电保护电路中央设置的NMOS外，其余两侧NMOS漏极与中央的NMOS的漏极并联，源极、栅极并联与中央的NMOS的栅极相连接地线；静电保护电路中央设置的NMOS源极与其余两侧并联的NMOS的衬底即寄生NPN的基极相连，当静电保护电路中央设置的NMOS寄生NPN导通泻流时，其电流也会分流到其余两侧且并联的NMOS的寄生NPN的基极，使其余两侧并联的NMOS的寄生NPN的基极与发射极正向导通。本专利技术由于在不使用金属硅化物阻挡的工艺条件下，通过改变并联的NMOS连接方式，在漏区加入场隔离下的N阱电阻能低压触发NMOS的原理，有效的解决了并联的NMOS保护器件在ESD发生时的开启电压不一，造成ESD保护能力不能充分发挥的问题。附图说明图1是本专利技术的防静电保护结构的电路图；图2是本专利技术的防静电保护结构的剖面图；图3是现有工艺中防静电保护结构的示意图；图4是现有工艺中防静电保护结构产生Snapback的现象；图5是本专利技术的防静电保护结构的一个具体实施例的电路设计图；图6是图5的具体实施例的电路示意图。具体实施例方式下面结合附图及具体实施例对本专利技术作进一步详细的说明。先阐述本专利技术的专利技术思想首先对GGNMOS在ESD发生时的工作状态首先进行说明，由于NMOS寄生的NPN三极管的基极(衬底)与发射极(源极)的PN结在泻流时应处于正向导通，所以基极上加的偏压应比发射极高0.7V，这个偏压与衬底电流与衬底电阻有关，在衬底电流不变的情况下，衬底电阻越大，基极上的偏压越大，则寄生NPN越能更早的导通。但实验证明在ESD发生时总是居中的NMOS寄生NPN先导通，这样可能因放电途径的单一而造成ESD保护能力很低。于是，为了平衡并联的NMOS的寄生NPN同时导通，充分发挥并联的NMOS的泻流能力，在不使用金属硅化物阻挡的工艺条件下，本专利技术设计了利用漏区的场隔离下的N阱电阻增强低压触发NMOS的防静电保护结构，如图2是本专利技术的防静电保护结构的剖面图。其工作原理是，将居中的NMOS的源极与两侧的NMOS的寄生NPN的基极(即衬底)相连，当居中的NMOS寄生NPN导通泻流时，其电流也会分流到两侧的NMOS的寄生NPN的基极(衬底)中，提高了其衬底电流，并且由于加入了场隔离下的N阱电阻区，电流的途径更远离沟道表面，这样也提高其衬底电阻，这使两侧的寄生NPN的基极与发射极在居中的寄生NPN导通后的极短的时间内也正向导通，进入线性放大区。于是，由并联GGNMOS开启不平衡造成ESD放电途径单一的问题得到了解决。下面以具体实施例来对本专利技术进行说明图5是本专利技术的防静电保护结构的一个具体实施例的电路设计图；图6是图5的具体实施例的电路示意图。本实施例包括4个并联的NMOS保护管为例。将居中的两个NMOS的源极与居于两侧的各一个NMOS的寄生NPN的基极(即衬底)分别相连，当居中的NMOS寄生NPN导通泻流时，其电流也会分别流到与其相连侧的NMOS的寄生NPN的基极中，从而提高了其衬底电流；并且由于加入了场隔离下的N阱电阻区，电流的途径更远离沟道表面，也提高其衬底电阻，这使两侧的寄生NPN的基极与发射极在居中的寄生NPN导通后的极短的时间内也正向导通，进入线性放大区。综上所述，本专利技术的防静电保护结构在设计中改变传统的漏源区和衬底的连接方式，并在漏区引入场隔离下的N阱电阻，在不使用金属硅化物阻挡的工艺条件下，不但有利于提高Drain上串联电阻，而且也有助于提高两侧的衬底电阻，以达到所有保护管在ESD发生时能均匀的开启泻流，充分发挥每一并联的保护管的保护能力。本文档来自技高网...

【技术保护点】
一种利用ＮＭＯＳ的防静电保护结构，使用ＮＭＯＳ作为构成静电保护电路的基本器件，其特征在于，所述ＮＭＯＳ为偶数个且至少为四个且在漏区加入场隔离下的Ｎ阱电阻；该静电保护电路中央各设置一个ＮＭＯＳ，其栅极并联，漏极也并联；除静电保护电路中央设置的ＮＭＯＳ外，其余两侧ＮＭＯＳ漏极与中央的ＮＭＯＳ的漏极并联，源极、栅极并联与中央的ＮＭＯＳ的栅极相连接地线；所述静电保护电路中央设置的ＮＭＯＳ源极与其余两侧并联的ＮＭＯＳ的衬底即寄生ＮＰＮ的基极相连，当静电保护电路中央设置的ＮＭＯＳ寄生ＮＰＮ导通泻流时，其电流也会分流到其余两侧且并联的ＮＭＯＳ的寄生ＮＰＮ的基极，使其余两侧并联的ＮＭＯＳ的寄生ＮＰＮ的基极与发射极正向导通。

【技术特征摘要】
1.一种利用NMOS的防静电保护结构，使用NMOS作为构成静电保护电路的基本器件，其特征在于，所述NMOS为偶数个且至少为四个且在漏区加入场隔离下的N阱电阻；该静电保护电路中央各设置一个NMOS，其栅极并联，漏极也并联；除静电保护电路中央设置的NMOS外，其余两侧NMOS漏极与中央的NMOS的漏极并联，源极...

【专利技术属性】
技术研发人员：金锋，苏庆，徐向明，
申请(专利权)人：上海华虹NEC电子有限公司，
类型：发明
国别省市：31[中国|上海]