器件充电模式静电放电保护结构制造技术

本发明专利技术公开了一种器件充电模式静电放电保护电路，包括作为充电模式静电放电箝位器的ＧＧＮＭＯＳ器件，连接在输入级电路栅极和地线引脚之间；还包括一肖特基二极管，连接在所述ＧＧＮＭＯＳ的源极和所述地线引脚之间，该肖特基二极管金属极与所述ＧＧＮＭＯＳ源极连接，半导体极与地线引脚连接；本发明专利技术同时公开了上述电路的对应结构。本发明专利技术中将肖特基二极管连接在ＧＧＮＭＯＳ的源极和地线引脚之间，因肖特基二极管的正向导通电压大致为０．３Ｖ左右，与现有技术相比，在发生充电模式静电放电时，其导通电压低，能够更快的进入导通状态并泄放电流。

【技术实现步骤摘要】

本专利技术涉及一种器件的静电保护电路及其相应的器件结构，特别是一种在器件充电模式(CDM)静电放电(ESD)情形下保护器件免受静电放电 (ESD)破坏的电路及其相应的器件结构。
技术介绍
静电放电(ESD)是集成电路设计中必须注意的一个问题。随着集成 电路的各式各样应用，ESD防护也出现了各种不同的设计。在深亚微米制 程技术下，越来越严重的ESD问题是器件充电模式(Charge Device Model, 简称CDM)的静电放电现象。随着半导体制程技术的进步，晶体管栅级氧 化层越来越薄，使得器件充电模式静电放电所造成的损伤现象更常发生在 IC产品中，因此在集成电路静电放电防护上必须要另外再加入特别的设 计来防范器件充电模式静电放电对集成电路的破坏。所谓充电模式静电放 电，是指IC产品先因磨擦或其它因素而在其内部累积了静电，当此带有 静电的IC产品在处理过程中，其管脚碰触到接地面时，内部的静电便会 经由管脚自内部流出来，而造成了放电的现象。CDM模式的静电放电时间 很短，约l纳秒左右。当前技术中，对于充电模式静电放电保护所提出的解决方法是，在输 入级电路栅级的旁边就近加上一个小尺寸的GGNMOS器件作为CDM静电放 电箝位器，连接在输入级电路栅极的和地线引脚(VSS)之间，用来箝制跨在输入级电路栅级上过高的电压，如图1所示，图1中虚线所示为静电 放电电流IESD流向。这种方法的一个具体应用的例子如图2所示，内部电路为CMOS器件。在输入级电路的栅极旁就近连接一个CDM箝位GGNM0S， 作为CDM静电放电箝位器的GG丽0S器件的漏极与输入级CMOS栅极相连 接，GG丽0S的栅极和源极连接到地线引脚。图2中普通ESD保护电路包 括一个一级保护电路名为ESD Clamp和一个二级保护器件GG腿0S名为 Mnl。上述保护电路的工作原理是，当静电放电发生时，泄放的静电电荷会 造成GGNM0S的寄生三极管导通，如图5所示，产生负阻或回扫(Snapback) 的现象。当有一个相对于地线引脚VSS端为正的静电作用在GGNM0S漏端 时，漏端(集电极)和衬底(基极)的PN结反偏，当电压继续升高产生 碰撞电离从而造成雪崩击穿，碰撞出的电子被电场扫入GGNMOS漏端，而 空穴则流向衬底产生衬底电流Isub。由于衬底电阻的存在，使衬底电位 拉高，从而衬底(基极)和源端(发射极)正偏，故此寄生三极管导通， 达到静电放电保护的效果。在上述结构中，GGNMOS在ESD应力下，只有 当其衬底(基极)与源极(发射极)的PN结充分正向导通时，才能随即 开始泄放ESD电流，即衬底上的偏压必须比源极高0.7V，才能进入导通 状态来达到ESD保护作用。尽管采用了上述技术来保护内部电路，充电模式静电放电所造成的损 伤有时仍会发生在输入级电路的栅级上，这主要是因为静电放电防护电路 来不及导通以排放瞬间的CDM静电放电电流。
技术实现思路
本专利技术要解决的技术问题是提供一种器件充电模式静电放电保护电路，其中作为充电模式静电放电箝位器的GG丽0S在充电模式静电放电发 生时能快速导通。为解决上述技术问题，本专利技术器件充电模式静电放电保护电路，包括 作为充电模式静电放电箝位器的GG丽OS器件，连接在输入级电路栅极和地 线引脚之间；还包括一肖特基二极管，连接在所述GG歷OS的源极和所述地 线引脚之间，该肖特基二极管金属极与所述GGNMOS源极连接，半导体极与 地线引脚连接。本专利技术中将肖特基二极管连接在GGNMOS的源极和地线引脚之间，因肖 特基二极管的正向导通电压大致为0.3V左右，与现有技术相比，在发生充 电模式静电放电时，其导通电压低，能够更快的进入导通状态并泄放电流。本专利技术要解决的另 一技术问题是提供一种器件充电模式静电放电保护 结构，其中作为充电模式静电放电箝位器的GGNMOS在充电模式静电放电发 生时能快速导通。为解决上述技术问题，本专利技术器件充电模式静电放电保护结构，包括 作为充电模式静电放电箝位器的GG丽OS器件，该GGNMOS器件包括P型衬底， 多晶硅栅极和通过离子注入形成的源端和漏端，其特征是，在GGNMOS器件 源端嵌入一个肖特基二极管，此肖特基二极管的金属极为金属硅化物，半 导体极为P型硅衬底。在所述肖特基二极管接触两边设置N型保护环。本专利技术在作为充电模式静电放电箝位器的GGNMOS的源端嵌入一个肖特 基二极管，并在该肖特基二极管接触两边设置N型保护环，因肖特基二极管的正向导通电压大致为0.3V左右，与现有技术相比，在发生充电模式静电 放电时，其导通电压低，能够更快的进入导通状态并泄放电流。本专利技术由于附图说明图1是现有技术中充电模式静电放电保护原理图； 图2是图1所示原理应用于一个具体电路的电路图； 图3是本专利技术原理图4是本专利技术用于保护一个CMOS器件的实施例的电路图5是与图2所示电路相对应的结构示意图； 图6是与图4所示电路相对应的结构示意图7是与图4相对应的版图示意图。 具体实施例方式下面结合附图对本专利技术作进一步详细的说明。普通GGNMOS在ESD应力下，只有当其衬底(基极)与源极(发射极) 的PN结充分正向导通时，才能随即开始泄放ESD电流，即衬底上的偏压 必须比源极高0. 7V，才能进入导通状态来达到ESD保护作用。基于以上原理，本专利技术提供了一种新型GG丽OS结构，图6是该结构一 个具体实施例，与现有技术中利用GGNMOS作为CDM静电放电箝位器的结构 相比，该实施例中通过改变GGNMOS源端注入区域，在GG丽OS源端嵌入了一 个利用金属硅化物和硅接触而形成的肖特基二极管，并在肖特基接触两边 形成N型保护环来减缓电场防止漏电。这时当有一个相对于VSS端为正的静电作用在漏端时，由于漏端和衬底的PN结反偏，当有ESD应力时电压升高 产生碰撞电离从而造成雪崩击穿，碰撞出的电子被电场扫入漏端，而空穴 则流向衬底产生衬底电流Isub。由于衬底电阻的存在，使衬底电位拉高， 使衬底和源端所嵌入的肖特基二极管正向导通，达到释放ESD电流的目的， 图6中的双虚箭头线表明ESD电流的方向。因为肖特基二极管的正向导通电 压大致为0.3V左右，相比传统的衬底和源端PN结正向导通电压大约低 0.4V，所以在相同的情况下，本专利技术所提供的新型结构比现有技术中的 GG丽OS能够更快的进入导通状态并泄放电流。同时就载流子运动形式而 言，PN结正向导通时，由P区注入N区的少数载流子空穴，它们先形成一定 的积累，然后靠扩散运动形成电流。这种注入的非平衡载流子的积累称为 电荷贮存效应，它会影响PN结的高速性能。而肖特基二极管是多数载流子 器件，主要是由半导体中的多数载流子进入金属形成电流，所以比PN结具 有更好的高速性能。因此衬底与源端的肖特基二极管比传统的衬底和源端 形成的PN结具有高速的性能。对于CDM静电放电器件保护结构，有时来不 及导通以排放瞬间的CDM静电放电电流，由于此新型结构具有低导通电压 和高速的性能，这样便可以利用新型结构来取代现有技术中输入级电路栅 级旁边的GG丽OS来对CDM静电发生模式进行防护。上述实施例的等效电路 如图4所示，GG丽OS漏端连接到输入级电路的栅级上，GGNMOS栅端和源端 接地，肖特基二极管作为一个低压正导通的放电通路，其本文档来自技高网...

【技术保护点】
一种器件充电模式静电放电保护电路，包括作为充电模式静电放电箝位器的ＧＧＮＭＯＳ器件，连接在输入级电路栅极和地线引脚之间，其特征是：包括一肖特基二极管，该肖特基二极管金属极与所述ＧＧＮＭＯＳ源极连接，半导体极与地线引脚连接。

【技术特征摘要】
1、一种器件充电模式静电放电保护电路，包括作为充电模式静电放电箝位器的GGNMOS器件，连接在输入级电路栅极和地线引脚之间，其特征是包括一肖特基二极管，该肖特基二极管金属极与所述GGNMOS源极连接，半导体极与地线引脚连接。2、 一种器件充电模式静电放电保护结构，包括作为充电模式静电放电 箝位器的GGNMO...

【专利技术属性】
技术研发人员：常欣，金锋，
申请(专利权)人：上海华虹NEC电子有限公司，
类型：发明
国别省市：31[中国|上海]