一种预取数据方法及结构技术

一种预取数据方法及结构，应用于缓存器，连接在中央处理器与主存储器之间，主存储器的第一有效总线宽度和中央处理器的第二有效总线宽度根据主存储器的数据读取时间与中央处理器的工作时钟周期的比值设置；预取数据方法包括以下步骤：接收由中央处理器发送的处理器总线地址数据；根据处理器总线地址数据、第一有效总线宽度和第二有效总线宽度读取主存储器中的数据至缓存器中。根据主存储器的数据读取时间与中央处理器的工作时钟周期的配比，调整主存储器的第一有效总线宽度和中央处理器的第二有效总线宽度的配比，使得当上一次数据处理完成后，新的数据已从主存储器读取到缓存器中，从而达到流水线处理的方式，解决了缓存器的运行效率低的问题。器的运行效率低的问题。器的运行效率低的问题。

【技术实现步骤摘要】
一种预取数据方法及结构


[0001]本专利技术属于缓存领域，具体涉及一种预取数据方法及结构。

技术介绍

[0002]高速缓存(CACHE)是位于中央处理器(CPU)与主存储器(MAIN MEMORY)之间的存储介质，它的容量比主存储器小但是交换速率却比主存储器要快。高速缓存的出现主要是为了解决中央处理器运算速率与主存储器读出速率不匹配的矛盾，因为中央处理器运算速率要比主存储器读出速率快很多，这样会使中央处理器花费很长时间等待数据到来或把数据写入主存储器。现有的高速缓存预取数据的结构与方法，不能灵活的适用于任意中央处理器运算速度与主存储器读出速率的配比，高速缓存运行的效率低。

技术实现思路

[0003]本专利技术旨在至少解决现有技术中存在的技术问题之一。为此，本专利技术提出一种预取数据方法，所述预取数据方法解决了缓存器的运行效率低的问题。
[0004]本专利技术还提出了一种预取数据结构。
[0005]根据本专利技术第一方面实施例的预取数据方法，应用于缓存器，所述缓存器连接在中央处理器与主存储器之间，所述主存储器的第一有效总线宽度和所述中央处理器的第二有效总线宽度根据所述主存储器的数据读取时间与所述中央处理器的工作时钟周期的比值设置；
[0006]所述预取数据方法，包括以下步骤：
[0007]接收由所述中央处理器发送的处理器总线地址数据；
[0008]根据所述处理器总线地址数据、所述第一有效总线宽度和所述第二有效总线宽度读取所述主存储器中的数据至所述缓存器中。/>[0009]根据本专利技术实施例的预取数据方法，至少具有如下技术效果：首先根据主存储器的数据读取时间与中央处理器的工作时钟周期的配比，调整主存储器的第一有效总线宽度和中央处理器的第二有效总线宽度的配比，使得缓存器中的数据处理周期适配于主存储器的数据读取时间和中央处理器的工作时钟周期。当需要从主存储器中读取数据时，缓存器先接收由中央处理器发送的处理器总线地址数据，然后根据处理器总线地址数据、第一有效总线宽度和第二有效总线宽度读取主存储器中的数据至缓存器中，可以实现当上一次数据处理完成后，新的数据已经从主存储器读取到缓存器中，从而达到流水线处理的方式，解决了缓存器的运行效率低的问题。
[0010]根据本专利技术的一些实施例，若所述主存储器的数据读取时间与所述中央处理器的工作时钟周期的比值为非整数，所述第一有效总线宽度和所述第二有效总线宽度的比值设置，由以下步骤完成：
[0011]计算所述主存储器的数据读取时间与所述中央处理器的工作时钟周期的比值，并通过取整法得到整数化后的总线调整比值；
[0012]根据所述总线调整比值设置所述第一有效总线宽度和所述第二有效总线宽度，以使得所述第一有效总线宽度和所述第二有效总线宽度的比值等于所述总线调整比值。
[0013]根据本专利技术的一些实施例，所述根据所述处理器总线地址数据、所述第一有效总线宽度和所述第二有效总线宽度读取所述主存储器中的数据至所述缓存器中，包括以下步骤：
[0014]确定本次接收所述处理器总线地址数据的时刻与上一次接收所述处理器总线地址数据的时刻之间的保持时间；
[0015]若所述保持时间小于所述主存储器的数据读取时间，发送等待信号至所述中央处理器；所述等待信号用于使所述中央处理器等待至所述保持时间大于等于所述主存储器的数据读取时间；
[0016]若所述保持时间大于等于所述主存储器的数据读取时间，根据本次接收的所述处理器总线地址数据、所述第一有效总线宽度和所述第二有效总线宽度读取所述主存储器中的数据至所述缓存器中。
[0017]根据本专利技术的一些实施例，所述确定本次接收所述处理器总线地址数据的时刻与上一次接收所述处理器总线地址数据的时刻之间的保持时间，包括以下步骤：
[0018]确定本次接收所述处理器总线地址数据的时刻与上一次接收所述处理器总线地址数据的时刻之间，所述中央处理器已经工作的已工作周期数；
[0019]计算所述已工作周期数与所述中央处理器的工作时钟周期的乘积，并记作所述保持时间。
[0020]根据本专利技术的一些实施例，所述根据所述处理器总线地址数据、所述第一有效总线宽度和所述第二有效总线宽度读取所述主存储器中的数据至所述缓存器中，还包括以下步骤：
[0021]确定本次接收的所述处理器总线地址数据与上一次接收的所述处理器总线地址数据之间的连续状态；
[0022]若所述连续状态表征地址连续，将上一次的所述处理器总线地址数据加一并发送到所述主存储器中；
[0023]若所述连续状态表征地址不连续，将当前的所述处理器总线地址数据发送给所述主存储器。
[0024]根据本专利技术的一些实施例，若所述缓存器第一次接收所述处理器总线地址数据，所述根据所述处理器总线地址数据、所述第一有效总线宽度和所述第二有效总线宽度读取所述主存储器中的数据至所述缓存器中，还包括以下步骤：
[0025]发送所述等待信号至所述中央处理器。
[0026]根据本专利技术的一些实施例，若所述主存储器中的数据从所述缓存器的地址低有效位开始写入至所述缓存器中，所述预取数据方法，还包括以下步骤：
[0027]从所述缓存器的地址低有效位开始将所述缓存器中的数据发送至所述中央处理器。
[0028]根据本专利技术第二方面实施例的预取数据结构，应用于缓存器，所述缓存器连接在中央处理器与主存储器之间，所述主存储器的第一有效总线宽度和所述中央处理器的第二有效总线宽度根据所述主存储器的数据读取时间与所述中央处理器的工作时钟周期的比
值设置；
[0029]所述预取数据结构包括：
[0030]频率处理模块，用于获取所述主存储器的数据读取时间与所述中央处理器的工作时钟周期的比值；
[0031]地址处理模块，用于接收由所述中央处理器发送的处理器总线地址数据并发送给所述主存储器；
[0032]数据收发模块，用于接收由所述主存储器发送的数据并发送给所述中央处理器。
[0033]根据本专利技术实施例的预取数据结构，至少具有如下技术效果：通过频率处理模块可以获取主存储器的数据读取时间与中央处理器的工作时钟周期的比值，根据该比值调整主存储器的第一有效总线宽度和中央处理器的第二有效总线宽度的配比，使得缓存器中的数据处理周期适配于主存储器的数据读取时间和中央处理器的工作时钟周期。当需要从主存储器中读取数据时，先通过地址处理模块接收由中央处理器发送的处理器总线地址数据，然后可以根据处理器总线地址数据、第一有效总线宽度和第二有效总线宽度读取主存储器中的数据至数据收发模块中，可以实现当上一次数据处理完成后，新的数据已经从主存储器读取到缓存器中，从而达到流水线处理的方式，解决了缓存器的运行效率低的问题。
[0034]根据本专利技术的一些实施例，所述主存储器的数据读取时间与所述中央处理器的工作时钟周期的比值为通过取整法得到的整数化后的总线调整比值，所述第一有效总线宽度和所述第二有效总线宽度的比值等于所述总线调整比值。<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种预取数据方法，应用于缓存器，其特征在于，所述缓存器连接在中央处理器与主存储器之间，所述主存储器的第一有效总线宽度和所述中央处理器的第二有效总线宽度根据所述主存储器的数据读取时间与所述中央处理器的工作时钟周期的比值设置；所述预取数据方法，包括以下步骤：接收由所述中央处理器发送的处理器总线地址数据；根据所述处理器总线地址数据、所述第一有效总线宽度和所述第二有效总线宽度读取所述主存储器中的数据至所述缓存器中。2.根据权利要求1所述的预取数据方法，其特征在于，若所述主存储器的数据读取时间与所述中央处理器的工作时钟周期的比值为非整数，所述第一有效总线宽度和所述第二有效总线宽度的比值设置，由以下步骤完成：计算所述主存储器的数据读取时间与所述中央处理器的工作时钟周期的比值，并通过取整法得到整数化后的总线调整比值；根据所述总线调整比值设置所述第一有效总线宽度和所述第二有效总线宽度，以使得所述第一有效总线宽度和所述第二有效总线宽度的比值等于所述总线调整比值。3.根据权利要求1所述的预取数据方法，其特征在于，所述根据所述处理器总线地址数据、所述第一有效总线宽度和所述第二有效总线宽度读取所述主存储器中的数据至所述缓存器中，包括以下步骤：确定本次接收所述处理器总线地址数据的时刻与上一次接收所述处理器总线地址数据的时刻之间的保持时间；若所述保持时间小于所述主存储器的数据读取时间，发送等待信号至所述中央处理器；所述等待信号用于使所述中央处理器等待至所述保持时间大于等于所述主存储器的数据读取时间；若所述保持时间大于等于所述主存储器的数据读取时间，根据本次接收的所述处理器总线地址数据、所述第一有效总线宽度和所述第二有效总线宽度读取所述主存储器中的数据至所述缓存器中。4.根据权利要求3所述的预取数据方法，其特征在于，所述确定本次接收所述处理器总线地址数据的时刻与上一次接收所述处理器总线地址数据的时刻之间的保持时间，包括以下步骤：确定本次接收所述处理器总线地址数据的时刻与上一次接收所述处理器总线地址数据的时刻之间，所述中央处理器已经工作的已工作周期数；计算所述已工作周期数与所述中央处理器的工作时钟周期的乘积，并记作所述保持时间。5.根据权利要求3所述的预取数据方法，其特征在于，所述根据所述处理器总线...

【专利技术属性】
技术研发人员：刘杨，
申请(专利权)人：湖南进芯电子科技有限公司，
类型：发明
国别省市：