PWM产生电路、驱动芯片、电子设备制造技术

本申请涉及一种PWM产生电路、驱动芯片、电子设备，该电路包括：第一设备和匹配逻辑电路；其中；初始时钟信号经所述匹配逻辑电路后输出第一PWM时钟信号；延迟时钟信号经所述第一设备输出第二PWM时钟信号；初始时钟信号经所述匹配逻辑电路的逻辑路径与所述延迟时钟信号在第一设备中经过的逻辑路径完全相同；所述延迟时钟信号与初始时钟信号之间相差F个完整时钟周期，其中，0≤F＜1，本申请可用于消除不同时钟之间的未知相位偏差，以消除PWM中未知变量引起的精度误差。量引起的精度误差。量引起的精度误差。

【技术实现步骤摘要】
PWM产生电路、驱动芯片、电子设备


[0001]本申请涉及PWM信号处理领域，具体涉及一种PWM产生电路、驱动芯片、电子设备。

技术介绍

[0002]基于PWM信号的应用中，PWM信号的精度决定了应用精度，例如在LED恒流驱动芯片中，PWM信号的精度就决定了显示屏显示信号的精度。一般情况下，PWM信号产生由两个信号决定，例如在典型的D触发器应用中，包括了数据信号以及触发时钟，触发时钟用于控制PWM在时钟周期内的上升沿和下降沿的位置，而数据信号则决定了PWM的宽度。而同一个触发时钟只能实现在不同周期内的相同位置触发，也就是说触发时钟决定了PWM信号的精度。其具体表现就是，在一些低端驱动芯片中，PWM只能表示整数。以常用的16bit为例，现有的控制器只发送整数部分，LED驱动芯片也只处理整数部分，小数部分的数据则无法在PWM波中显示。
[0003]为了弥补该技术缺陷，可利用PWM补偿技术进行调节。通过使用PLL或者DLL产生N个相位差相同的时钟信号CLK1、CLK2......CLKN，利用其中的CLK1作为PWM产生时钟CLKG，利用多路选择器Mux选择CLK1、CLK2......CLKN之一作为PWM补偿时钟CLKS，如图1所示，其中sel为时钟相位选择信号(以8相位时钟为例)，选择不同的CLKS就能实现PWM波在显示周期内的起点和终点不同，以实现精度调节。如图2所示，用PWM补偿时钟对初始PWM信号进行补偿，补偿的长度等于CLKS与CLKG之间的相位差，为时钟频率的1/N(N为整数)，实现了PWM精度调节。
[0004]由于PWM补偿时钟CLKS与PWM产生时钟CLKG之间经过的组合逻辑电路数目不同等原因，如图3所示，CLKS相较于CLKG之间相差一个由多路选择器Mux形成的内部组合逻辑电路，在实际应用中可能还包括其他电子元器件，由于组合逻辑电路不同导致CLKS与CLK1之间存在未知相位偏差，使得显示精度增加了一个未知量，从而影响显示效果。

技术实现思路

[0005]本申请的目的在于克服现有技术的不足，提供一种PWM产生电路、驱动芯片、电子设备，用于消除不同时钟之间的未知相位偏差，以消除PWM中未知变量引起的精度误差。
[0006]本申请的目的是通过以下技术方案来实现的：
[0007]本申请第一方面提供一种PWM产生电路，包括：
[0008]第一设备和匹配逻辑电路；
[0009]其中；
[0010]初始时钟信号经所述匹配逻辑电路后输出第一PWM时钟信号；
[0011]延迟时钟信号经所述第一设备输出第二PWM时钟信号；
[0012]初始时钟信号经所述匹配逻辑电路的逻辑路径与所述延迟时钟信号在第一设备中经过的逻辑路径完全相同；
[0013]所述延迟时钟信号与初始时钟信号之间相差F个完整时钟周期，其中，0≤F＜1。
[0014]区别与现有技术，为了实现不同相位(不同精度)的控制，通常会基于显示数据选择对应的延迟时钟信号，也就是通过第一设备选择延迟时钟信号，这个选择逻辑所形成的电路路径就是初始时钟信号与延迟时钟信号的路径差，显然的，这个路径差会使得延迟时钟信号与初始时钟信号之间存在两个时间变量，第一个变量是我们需要的延迟时间，第二个变量就是由选择逻辑电路器件本身所造成的延迟，由于不同规格的器件导致该延迟是一个未知量，本申请则解决该未知量，即对初始时钟信号施加一个相同的未知量以形成相对抵消，从而消除该未知量，也就是未知相位偏差。其具体方案就是让初始时钟信号与延迟时钟信号经过相同的逻辑电路，也就是基于第一设备对初始时钟信号的处理逻辑，设置一个处理逻辑、电子元器件完全相同的匹配逻辑电路，使得初始时钟信号增加了一个相同的未知相位偏差，以抵消初始时钟信号与延迟时钟信号之间的未知相位差。
[0015]进一步的，所述延迟时钟信号为N个，N为正整数。其中，N就表示了PWM波的显示精度，N越小精度越高。
[0016]进一步的，所述第一设备为多路选择器，用于从N个延迟时钟信号中择一输出作为所述第二PWM时钟信号。
[0017]进一步的，还包括一个多相位时钟产生装置，用于产生N个相位差相同的时钟信号，该N个相位差相同的时钟信号作为所述的初始时钟信号和延迟时钟信号。本申请中所指的N个相位差相同的时钟信号具体是指产生的N个时钟信号中，依次间隔1/N个相位差，即各时钟信号之间的相位差按等差数列排列，例如第一个时钟信号与第二时钟信号为1/N个相位差，第二个时钟信号与第三时钟信号为1/N个相位差，则第一个时钟信号与第三时钟信号为2/N个相位差。
[0018]进一步的，所述多相位时钟产生装置相位插值器、延时锁相环DLL、锁相环PLL中的其中一种。
[0019]进一步的，还包括一个PWM产生设备，所述第一PWM时钟信号和第二PWM时钟信号同步输入所述PWM产生设备，所述PWM产生设备基于第一PWM时钟信号和第二PWM时钟信号以及显示数据生成第三PWM波。
[0020]进一步的，所述PWM产生设备包括第一PWM产生装置、第二PWM产生装置以及逻辑模块；
[0021]所述第一PWM产生装置基于显示数据和所述第一PWM时钟信号产生第一PWM波，所述第二PWM产生装置基于第一PWM波和所述第二PWM时钟信号产生第二PWM波；
[0022]所述第一PWM波和第二PWM波输入所述逻辑模块进行逻辑处理，以产生所述第三PWM波。
[0023]进一步的，所述PWM产生设备包括第一PWM产生装置、第二PWM产生装置以及逻辑模块；
[0024]所述第一PWM产生装置基于显示数据和所述第一PWM时钟信号产生第一PWM波，所述第二PWM产生装置基于显示数据和所述第二PWM时钟信号产生第二PWM波；
[0025]所述第一PWM波和第二PWM波输入所述逻辑模块进行逻辑处理，以产生所述第三PWM波。
[0026]本申请中提供了两种应用场景，一种是用于PWM波的宽度补偿，即第二PWM波必须基于第一PWM波产生，如果第一PWM波为0，则不存在第二PWM波，也就是对第一PWM波进行补
偿，该情况下，最终输出的第三PWM波也为0。另一种场景则是直接产生PWM波，第一PWM波和第二PWM波互不影响，区别在于一个为整数波，另一个是小数波，两者组合形成一个具有小数的PWM波，即第三PWM波，这种应用场景下，即使第一PWM波为0也会产生第二PWM，最终也会形成第三PWM波。
[0027]进一步的，所述第一PWM产生装置和第二PWM产生装置为D触发器。
[0028]进一步的，所述第一设备和匹配逻辑电路输出端分别连接有一个相同的buffer电路。根据不同的应用场景，可能需要增加一些额外的逻辑处理。
[0029]本申请第二方面提供一种驱动芯片，包括如第一方面所述的PWM产生电路。
[0030]进一步的，第一PWM时钟信号和第二PWM时钟信号的逻辑路径在芯片中所对应的电路走线长度完全一致。
[003本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种PWM产生电路，其特征在于，包括：第一设备和匹配逻辑电路；其中；初始时钟信号经所述匹配逻辑电路后输出第一PWM时钟信号；延迟时钟信号经所述第一设备输出第二PWM时钟信号；初始时钟信号经所述匹配逻辑电路的逻辑路径与所述延迟时钟信号在第一设备中经过的逻辑路径完全相同；所述延迟时钟信号与初始时钟信号之间相差F个完整时钟周期，其中，0≤F＜1。2.根据权利要求1所述的一种PWM产生电路，其特征在于，还包括一个多相位时钟产生装置，用于产生N个相位差相同的时钟信号，N为正整数；该N个相位差相同的时钟信号作为所述的初始时钟信号和延迟时钟信号。3.根据权利要求2所述的一种PWM产生电路，其特征在于，所述第一设备为多路选择器，用于从N个延迟时钟信号中择一输出作为所述第二PWM时钟信号。4.根据权利要求2所述的一种PWM产生电路，其特征在于，所述多相位时钟产生装置相位插值器、延时锁相环DLL、锁相环PLL中的其中一种。5.根据权利要求1所述的一种PWM产生电路，其特征在于，还包括一个PWM产生设备，所述第一PWM时钟信号和第二PWM时钟信号同步输入所述PWM产生设备，所述PWM产生设备基于第一PWM时钟信号和第二PWM时钟信号以及显示数据生成第三PWM波。6.根据权利要求5所述的一种PWM产生电路，其特征在于，所述PWM产生设备包括第一PWM产生装置、第二PWM产生装置以及逻辑模块；所述第一PWM产生装置基于显示数据和所述第一PWM时钟信号产生...

【专利技术属性】
技术研发人员：唐永生，黄立，芦世雄，
申请(专利权)人：成都利普芯微电子有限公司，
类型：发明
国别省市：