基于超导异或门生成时钟信号的方法以及时钟发生器技术

提供一种基于超导异或门生成时钟信号的方法，所述超导异或门包括第一输入端、第二输入端、时钟端和输出端，所述方法包括：将触发控制信号输入至所述异或门的第一输入端和时钟端；将所述异或门的输出端的数据传送至所述异或门的时钟端和第二输入端；以及从所述异或门的输出端输出所述时钟信号；其中，所述触发控制信号到达所述异或门的时钟端的时间晚于到达所述异或门的第一输入端的时间，以及所述异或门的输出端的数据到达所述异或门的时钟端的时间晚于到达所述异或门的第二输入端的时间。间。间。

【技术实现步骤摘要】
基于超导异或门生成时钟信号的方法以及时钟发生器


[0001]本专利技术涉及超导电子电路领域，特别涉及一种基于超导异或门生成时钟信号的方法以及时钟发生器。

技术介绍

[0002]目前对于基于快速单磁通量子(RSFQ)的超导电路研究还处于基本原理和物理制造层面，对于结构性的设计尚未有大量相关的专利技术。RSFQ电路的优势在于其运行频率高。而现有的RSFQ超导电路设计中用于驱动电路工作的时钟信号一般是外部提供的，由于物理条件限制，外部提供的时钟信号无法实现1GHz以上的高速频率。同时，目前已有的时钟发生器，是利用约瑟夫森传输线的闭环形成的，一旦启动就无法停止下来，因此无法任意控制时钟发生器的启动和停止。

技术实现思路

[0003]根据现有技术的上述问题，本专利技术提供一种基于超导异或门生成时钟信号的方法，所述超导异或门包括第一输入端、第二输入端、时钟端和输出端，所述方法包括：
[0004]将触发控制信号输入至所述异或门的第一输入端和时钟端；
[0005]将所述异或门的输出端的数据传送至所述异或门的时钟端和第二输入端；以及
[0006]从所述异或门的输出端输出所述时钟信号；
[0007]其中，所述触发控制信号到达所述异或门的时钟端的时间晚于到达所述异或门的第一输入端的时间，以及
[0008]所述异或门的输出端的数据到达所述异或门的时钟端的时间晚于到达所述异或门的第二输入端的时间。
[0009]优选地，所述触发控制信号到达所述异或门的时钟端的时间大于所述触发控制信号到达所述异或门的第一输入端的时间加上所述异或门的建立时间。
[0010]优选地，所述异或门的输出端的数据到达所述异或门的时钟端的时间大于所述异或门的输出端的数据到达所述异或门的第二输入端的时间加上所述异或门的建立时间。
[0011]优选地，将第一触发控制信号输入到所述异或门的第一输入端和时钟端，以开始输出所述时钟信号。
[0012]优选地，将第二触发控制信号输入到所述异或门的第一输入端和时钟端，以停止输出所述时钟信号。
[0013]优选地，所述时钟信号的周期为所述异或门的输出端的数据到达所述异或门的时钟端的时间加上从所述异或门的时钟端接收到时钟输入到所述异或门的输出端输出数据所需要的时间延迟。
[0014]本专利技术还提供一种时钟发生器，所述时钟发生器包括：
[0015]第一SPL，其包括用于接收触发控制信号的输入端，以及用于将数据输出的第一输出端和第二输出端；
[0016]CB，其包括用于接收来自所述第一SPL的第二输出端的触发控制信号的第一输入端；第二输入端；以及用于将数据输出的输出端。
[0017]超导异或门，其包括：
[0018]第一输入端，用于接收来自所述第一SPL的第一输出端的触发控制信号；
[0019]第二输入端；
[0020]时钟端，用于接收来自所述CB的输出端的数据；以及
[0021]输出端，用于将所述异或门的运算结果进行输出；
[0022]第二SPL，其包括：
[0023]输入端，用于接收来自所述异或门的输出端的数据；
[0024]第一输出端，用于输出所述时钟发生器的时钟信号；
[0025]第二输出端，用于将数据输出至所述CB的第二输入端；以及
[0026]第三输出端，用于将数据输出至所述异或门的第二输入端，
[0027]其中，所述触发控制信号到达所述异或门的时钟端的时间晚于到达所述异或门的第一输入端的时间，以及
[0028]所述异或门的输出端的数据到达所述异或门的时钟端的时间晚于到达所述异或门的第二输入端的时间。
[0029]优选地，所述第一SPL为SPL2，所述第二SPL为SPL3或者所述第二SPL包括两个SPL2。
[0030]优选地，所述第一SPL、所述CB、所述超导异或门和所述第二SPL通过约瑟夫森传输线连接。
[0031]优选地，从所述第二SPL的第二输出端至所述CB的第二输入端的时间延迟大于从所述第二SPL的第三输出端至所述异或门的第二输入端的时间延迟。
[0032]本专利技术利用现有的RSFQ超导电路工艺，实现了一种基于超导异或门生成时钟信号的方法以及可控的超导RSFQ时钟发生器装置，其能够稳定的产生固定频率的时钟脉冲信号。并且可以通过触发控制信号控制时钟发生器的启动和停止，通过调整时钟信号发生器内部约瑟夫森传输线的时间延迟，可以调整所产生的时钟信号的频率。本专利技术的面向RSFQ电路的可控时钟发生器，在超导处理器等需要使用高频时钟信号的电路中，具有广泛的应用需求。
附图说明
[0033]图1A为现有技术的SPL器件的示意图；
[0034]图1B为现有技术的CB器件的示意图；
[0035]图1C为现有技术的XOR器件的示意图；
[0036]图2示出了现有技术的RSFQ超导元件时钟信号和数据信号时序约束的示意图；
[0037]图3示出了根据本专利技术一个实施例的RSFQ电路时钟发生器的示意图；以及
[0038]图4示出了根据本专利技术一个实施例的时钟发生器的工作波形。
具体实施方式
[0039]为了使本专利技术的目的、技术方案以及优点更加清楚明白，下面将结合附图通过具
体实施例对本专利技术作进一步详细说明。应当注意，本专利技术给出的实施例仅用于说明，而不限制本专利技术的范围。
[0040]在超导RSFQ电路中，用来表示二元信息的不是通常数字电路中的直流电压，而是选择在超导RSFQ数字电路中两个相邻时钟脉冲之间有无数据SFQ脉冲来表示二元信息的逻辑值“1”和“0”，0表示没有SFQ脉冲输入的状态，1表示有SFQ脉冲输入的状态。
[0041]本专利技术中的RSFQ电路时钟发生器包括现有的超导元件分支器(splitter，SPL)、融合缓冲器(confluence buffer，CB)和异或门(XOR)。以下结合图1A
‑
1C对超导元件SPL、CB和XOR器件进行详细说明。
[0042]图1A为现有技术的SPL器件的示意图，SPL器件不需要时钟输入。如图1A所示，SPL器件包括用于接收输入数据的输入端in以及用于输出数据的第一输出端out1和第二输出端out2。当SPL器件有脉冲输入时，会直接输出两个相同的SFQ脉冲。SPL器件也可以包括三个输出端，当有脉冲输入时，会直接输出三个相同的SFQ脉冲。在下文中将能够产生两个输出脉冲的SPL，记作SPL2，如图1A所示；将能够产生三个输出脉冲的SPL，记作SPL3(图中未示出)。
[0043]图1B为现有技术的CB器件的示意图，其包括用于接收输入数据的第一输入端in1和第二输入端in2，以及用于输出数据的输出端out。其功能是将两个输入端in1，in2的SFQ脉冲从同一个输出端out输出。当一个SFQ脉冲输入到第一输入端in1和第二输入端in2中的任意一个端口时，输出端out会将输入的SFQ脉冲输出。...

【技术保护点】

【技术特征摘要】
1.一种基于超导异或门生成时钟信号的方法，所述超导异或门包括第一输入端、第二输入端、时钟端和输出端，所述方法包括：将触发控制信号输入至所述异或门的第一输入端和时钟端；将所述异或门的输出端的数据传送至所述异或门的时钟端和第二输入端；以及从所述异或门的输出端输出所述时钟信号；其中，所述触发控制信号到达所述异或门的时钟端的时间晚于到达所述异或门的第一输入端的时间，以及所述异或门的输出端的数据到达所述异或门的时钟端的时间晚于到达所述异或门的第二输入端的时间。2.根据权利要求1所述的基于超导异或门生成时钟信号的方法，其中，所述触发控制信号到达所述异或门的时钟端的时间大于所述触发控制信号到达所述异或门的第一输入端的时间加上所述异或门的建立时间。3.根据权利要求1所述的基于超导异或门生成时钟信号的方法，其中，所述异或门的输出端的数据到达所述异或门的时钟端的时间大于所述异或门的输出端的数据到达所述异或门的第二输入端的时间加上所述异或门的建立时间。4.根据权利要求1所述的基于超导异或门生成时钟信号的方法，其中，将第一触发控制信号输入到所述异或门的第一输入端和时钟端，以开始输出所述时钟信号。5.根据权利要求1所述的基于超导异或门生成时钟信号的方法，其中，将第二触发控制信号输入到所述异或门的第一输入端和时钟端，以停止输出所述时钟信号。6.根据权利要求1
‑
5中任一项所述的基于超导异或门生成时钟信号的方法，其中，所述时钟信号的周期为所述异或门的输出端的数据到达所述异或门的时钟端的时间加上从所述异或门的时钟端接收到时钟...

【专利技术属性】
技术研发人员：张阔中，黄俊英，张志敏，唐光明，
申请(专利权)人：中国科学院计算技术研究所，
类型：发明
国别省市：