侧墙融合距离条件监测的电学测试结构及其位置选放方法技术

本发明专利技术提供侧墙融合距离条件监测的电学测试结构，包括若干测试单元；所述测试单元包括至少一个测试组；所述测试组包括相邻预设间距的第一待测芯轴和第二待测芯轴、若干鳍；所述第一待测芯轴的左端设置有鳍部切断区，右端设有第一连接结构；所述第二待测芯轴右端设有鳍部切断区，左端设有第二连接结构。本发明专利技术的电学测试结构易于制备，能够快捷进行电学测试获取电性参数，高效地确定侧墙融合的距离条件；适用于监控Fin制造过程中的Spacer Merge的距离，利于提高工艺监控的效率，为突破侧墙融合技术的现有局限提供了解决方案。本发明专利技术还提供的位置选放方法能够高效直观的选取本发明专利技术的电学测试结构放置位置，实现对芯片不同区域的属性更有效的监控，使测试结果更加精确、全面。全面。全面。

【技术实现步骤摘要】
侧墙融合距离条件监测的电学测试结构及其位置选放方法


[0001]本专利技术属于半导体器件测试与设计、制造
，尤其涉及一种获取侧墙融合距离条件监测的电学测试结构及其在芯片上选取放置此电学测试结构位置的方法。

技术介绍

[0002]随着大规模集成电路工艺技术的不断发展，电路的集成度不断提高，当工艺技术节点小于28nm之后，出现了传统平面MOS器件因性能急剧退化而被三维鳍式场效应晶体管（FinFET）逐渐替代的趋势。与平面晶体管相比，FinFET一般包括半导体衬底、氧化层和栅极结构，半导体衬底上形成有凸出结构，氧化层覆盖半导体衬底的表面以及凸出结构侧壁的一部分，凸出结构超出氧化层的部分成为FinFET的鳍（Fin），栅极结构横跨在鳍上并覆盖鳍的顶部和侧壁，栅极结构包括栅介质层和位于栅介质层上的栅电极。对于FinFET，鳍的顶部以及两侧的侧壁与栅极结构相接触的部分都成为沟道区，即具有多个栅，有利于增大驱动电流，改善器件性能。
[0003]FinFET工艺中极其关键的步骤为Fin的制备，为了增加半导体器件的集成密度，现有技术中采用自对准双重图形技术（SADP，self aligned double patterning）和自对准四重图形技术（SAQP，self aligned quadruple patterning）等工艺方法来制备Fin。当FinFET工艺技术节点进入7纳米以下后，SAQP技术取代了SADP技术，工艺复杂程度也相应的增加了至少一倍。在SAQP技术中，一根Mandrel（芯轴）两侧沉积两个Spacer（侧墙），两个Spacer两侧再沉积四个Spacer，一般情况下最后由此制得四根等间距的Fin。在实际应用中，用户不可避免地需要一些特殊结构的Fin，比如一些非均匀的Fin和特殊的Fin Pitch（Fin间距）。Spacer Merge（侧墙融合）是制备这些特殊结构的Fin的一项关键技术。通过调节两根Mandrel的距离，当两个Spacer1重合时，mandrel之间的Fin消失，就可以制备出特殊pitch（间距）和根数的Fin结构。其中，获得Spacer Merge时的Mandrel距离是这项技术成功的关键。目前，Spacer Merge的距离条件主要是采用光学手段获取，通过观察不同Mandrel距离时Fin的根数来确定Spacer Merge时的距离，这种方法耗费时间很长，而且不能大面积观测，不能对大量样本同步测试。为了获取Spacer Merge的距离条件（即侧墙融合时芯轴的距离），采用现有的方法，整体测试效率受其限制而无法持续优化，工艺监控速度也难以进一步提高。侧墙融合技术的发展也因此产生了明显的局限性。
[0004]因此目前十分需要研究一种侧墙融合距离条件监测的电学测试结构及相应的电学测试结构在芯片上的位置选放方法，能够适用于通过电学测量获取电性参数以分析得出侧墙融合的距离条件，改变现有依赖光学手段才能获得侧墙融合的距离条件的做法，实现大面积测试，有效的监控芯片不同区域的属性、测试结果准确且全面，以此进一步推动半导体器件测试及制造技术的深入发展及广泛应用。

技术实现思路

[0005]本专利技术是为解决上述现有技术的全部或部分问题，本专利技术一方面提供了一种侧墙
融合距离条件监测的电学测试结构，适用于通过电学测量获取电性参数以获取侧墙融合的距离条件。本专利技术另外一个方面提供了一种电学测试结构位置选放方法，在芯片上选取位置放置本专利技术所提供的电学测试结构。
[0006]本专利技术一方面提供的一种侧墙融合距离条件监测的电学测试结构，包括若干测试单元；所述测试单元包括至少一个测试组，所述测试组包括相邻预设间距的第一、第二待测芯轴、以及由所述第一待测芯轴、第二待测芯轴制得的若干鳍；所述第一待测芯轴左端设有鳍部切断区，右端设有第一连接结构；所述第二待测芯轴右端设有鳍部切断区，左端设有第二连接结构。当所述电学测试结构含有超过两个测试单元或测试组时，不同所述测试单元的第一、第二待测芯轴之间所述预设间距可以不同；不同所述测试单元中所述测试组的数量可以相同也可以不同。
[0007]所述测试组至少有两个；所述第一连接结构和第二连接结构分别将所述第一待测芯轴、所述第二待测芯轴连出，所述测试组并联。通过所述第一连接结构、所述第二连接结构将所述测试组并联能够测量两端的所述第一连接结构与所述第二连接结构之间的电流值，对每个测试单元或每个测试组测量电流值，可以于坐标系中绘制出电流值随不同测试单元或不同测试组的所述预设间距的变化曲线。通过电流值的突变位置来对应确定突变时的所述预设间距的值，以该值作为侧墙融合时相邻芯轴的距离。
[0008]所述第一连接结构、第二连接结构包括M0金属层的金属线。
[0009]所述第一待测芯轴、所述第二待测芯轴之间均相互平行。即同一所述测试组中所述第一待测芯轴和第二待测芯轴之间相互平行，且和另一测试组的所述第一待测芯轴、第二待测芯轴相平行。相互平行设置的待测芯轴更易于制备、有利于简化工艺、降低消耗在制备测试结构中的资源，优化生产资源配置。
[0010]所述电学测试结构还包括基底、将所述基底连出的引出结构；所述测试单元放置在所述基底上，与所述基底电连接。所述测试单元直接置于所述基底上容易制备所述电学测试结构，简化绕线及连接结构的制作。
[0011]所述电学测试结构还包括供电电路，所述供电电路分别与所述引出结构、第一连接结构和第二连接结构电连接；所述供电电路包括电压源。
[0012]所述电压源与所述引出结构连接，向所述基底提供反偏电压，所述电压源还分别连接所述第一连接结构、第二连接结构，相应分别施加高电压与低电压。所述电学测试结构包括供电电路能够直接进行电学测试获取电性参数进行分析得出结果，无须依赖外部电路的设置、简化了电路连接结构及测试操作，直接启动所述电压源即可通电测试，快捷方便、测试操作一体化进行、效率更高、利于降低多环节实施导致的操作偏差。
[0013]本专利技术另一方面提供的一种位置选放方法，采用LIoyd算法对位置进行聚类选择，具体步骤为：S1.确定长度为L、宽度为W的待测芯片所需放置测试结构的数量记为n；S2.在所述待测芯片中随机选择n个种子点作为待聚合的类的中心点，n个种子点的坐标记为(x
0,1
,y
0,1
)，(x
0,2
,y
0,2
)
……
(x
0,n
,y
0,n
)；S3.在所述待测芯片上均匀取点，取点间隔记为d；待测芯片共分为(L
×
W)/(d2)个点； S4.计算每个点分别到n个种子的距离，把每个点分配到最近邻的种子点上，进行聚类；S5.用每个聚类的中心点作为新种子，新坐标记为(x
1,1
,y
1,1
)，(x
1,2
,y
1,2
)
……
(x
1,n
,y
1,n
)；S6.本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.侧墙融合距离条件监测的电学测试结构，其特征在于：包括若干测试单元；所述测试单元包括至少一个测试组，所述测试组包括相邻预设间距的第一、第二待测芯轴、以及由所述第一、第二测芯轴制得的若干鳍；所述第一待测芯轴左端设有鳍部切断区，右端设有第一连接结构；所述第二待测芯轴右端设有鳍部切断区，左端设有第二连接结构。2.根据权利要求1所述的侧墙融合距离条件监测的电学测试结构，其特征在于：所述测试组至少有两个；所述第一连接结构和所述第二连接结构相应分别将所述第一待测芯轴、所述第二待测芯轴连出，所述测试组并联或串联。3.根据权利要求1所述的侧墙融合距离条件监测的电学测试结构，其特征在于：所述第一连接结构、第二连接结构包括M0金属层的金属线。4.根据权利要求1所述的侧墙融合距离条件监测的电学测试结构，其特征在于：所述第一待测芯轴、所述第二待测芯轴之间均相互平行。5.根据权利要求1
‑
4任一项所述的侧墙融合距离条件监测的电学测试结构，其特征在于：所述电学测试结构还包括基底、将所述基底连出的引出结构；所述测试单元放置在所述基底上，与所述基底电连接。6.根据权利要求5所述的侧墙融合距离条件监测的电学测试结构，其特征在于：还包括供电电路，所述供电电路分别与所述引出结构、所述第一连接结构和所述第二连接结构电连接；所述供电电路包括电压源。7.根据权利要求6所述的侧墙融合距离条件监测的电学测试结构，其特征在于：所述电压源与所述引出结构连接，向所述基底提供反偏电压，所述电压源还分别连接所述第一连接结构、第二连接结构，相应分别施加高电压与低电压。8.位置选放方法，其特征在于：采用LIoyd算法对位置进行聚类选择，具体...

【专利技术属性】
技术研发人员：郭胜利，
申请(专利权)人：杭州广立微电子股份有限公司，
类型：发明
国别省市：