波束成形单元及阵元间可重构互联的数字波束成形方法技术

本发明专利技术涉及一种波束成形单元及阵元间可重构互联的数字波束成形方法。本发明专利技术中的波束成形单元，包含指令解析模块、权值缓存模块、波束同步模块、幅相校正模块、权值复乘模块、波束合成模块以及输入输出接口；本发明专利技术中的阵元间可重构的数字波束成形方法，采用上述波束成形单元，由多个分布式所述的波束成形单元构成数字波束成形系统，各波束成形单元通过阵元间的数据互联支持波束成形。本发明专利技术巧妙的利用了阵元通道布局，通过可重构互联连接相邻通道并完成数字波束成形，支持最小化高速数字信号传输距离，降低高速数字信号驱动能力，因此可以降低系统功耗。低系统功耗。低系统功耗。

【技术实现步骤摘要】
波束成形单元及阵元间可重构互联的数字波束成形方法


[0001]本专利技术属于集成电路设计领域，具体涉及一种波束成形单元及阵元间可重构互联的数字波束成形方法。

技术介绍

[0002]相控阵技术是通过控制每个阵列天线的相位实现电子扫描波束指向的技术，相控阵波束成形方法包括模拟波束成形(ABF)和数字波束成形(DBF)技术。相对模拟波束成形，数字波束成形更容易实现多波束、低旁瓣、可以方便进行通道幅相误差校准和自适应干扰调零等诸多优点，是目前无线信号传输的主流技术方案。
[0003]数字波束成形技术原理如图1所示(以接收数字波束成形为例)。其基本原理是每个通道数字化，在数字域对每个通道做幅度相位校正，在复数域乘以表示波束角度的权值W
n
，然后每个通道复乘数据做加法合成一路波束数据。
[0004]数字波束成形的数学模型表示为：
[0005][0006]其中，D表示最终的成形的波束，D
n
为每个通道复基带信号，W
n
为每个通道对应的波束加权系数。
[0007]目前设计方案中，完成通道数字化的ADC/DAC是独立芯片，所有波束成形的幅相校正、权值复乘以及多通道合成都是在另外波束成形处理器芯片中实现，如FPGA中。ADC/DAC到FPGA中间需要高速信号线和高速接插件，一个子阵中N个高速数据通道与波束成形处理器之间形成一个星型连接方式，传统的数字波束成形系统架构如图2所示。这种数字波束成形架构存在以下限制：
[0008]1、芯片间高速数据信号走线较长，需要较强的信号驱动能力，最终导致额外的系统功耗开销。
[0009]2、另外由于高速信号线通过接插件互联会引入信号完整性(SI)等一系列问题，芯片内部为保证信号完整性需要做额外的均衡及预加重处理，进一步增加了系统功耗和成本。
[0010]3、FPGA或者专用波束成形处理器芯片处理能力有限，每个芯片只能处理有限通道的波束成形复乘及合成运算，当阵面通道数量多的情况下，需要多片FPGA芯片或者多片专用波束成形处理器芯片，组成一个树状合成网络，导致系统成本增加，限制了数字相控阵的市场化普及。

技术实现思路

[0011]针对上述问题，本专利技术公开了一种基于阵元间可重构互联的数字波束成形方法。
[0012]本专利技术的技术方案：
[0013]本专利技术的一方面提供了一种波束成形单元，包含指令解析模块、权值缓存模块、波
束同步模块、幅相校正模块、权值复乘模块、波束合成模块以及输入输出接口；
[0014]所述指令解析模块与上位机指令输入端口、幅相校正模块、权值缓存模块以及上位机指令输出端口相连接；
[0015]所述权值缓存模块与指令解析模块、波束同步模块相连接；
[0016]所述波束同步模块与权值缓存模块、权值复乘模块以及波束合成模块相连接；
[0017]所述幅相校正模块与单元接口、权值复乘模块以及指令解析模块相连接；
[0018]所述权值复乘模块与幅相校正模块、波束同步模块以及波束合成模块相连接；
[0019]所述波束合成模块与前级波束合成输入端口、本单元波束合成输出端口、权值复乘模块以及波束同步模块相连接。
[0020]进一步说，所述指令解析模块接收上位机输入的指令，该指令包括通道校正数据以及波束指令，指令解析模块根据已知协议格式，解析出通道校正值输出给幅相校正模块，解析出波束指令输出给权值缓存模块；指令解析模块对上位机输入的指令做驱动缓冲后，直接输出到下一级波束成形单元的指令解析模块。
[0021]进一步说，所述权值缓存模块支持开机初始化将所有波束点位权值一次性存入，这种方式下权值缓存模块是一个RAM模块，在RAM模块中生产一个权值查找表，后续可以根据波束指令的波束点位索引号输出当前的波束点位的权值到波束同步模块。
[0022]进一步说，所述权值缓存模块为存储数据的模块，包括flash，RRAM或MRAM；由指令解析模块解析出连续的波束权值并缓存在权值缓存模块中，这种模式下，权值缓存模块是一个FIFO模式，并把当前波束权值输出给波束同步模块。
[0023]进一步说，所述波束同步模块实现多级波束合成数据同步，给当前波束权值打标记。
[0024]进一步说，当所述波束成形单元接收波束成形时：
[0025]接收波束成形的权值复乘模块对接收数据和波束权值做复数乘法，同时继承波束同步标记并将复乘结果以及波束同步标记传给波束合成模块；
[0026]同步合成模块根据波束同步标记，当本单元复乘结果和上一级输入的具有相同波束同步标记的波束合成结果做相加合成，将继承的波束同步标记和合成后数据组成数据帧结构，并输出给后一级波束成形单元。
[0027]进一步说，当所述波束成形单元发射波束成形时：
[0028]对于发射波束成形，波束合成模块为数据分发，即每个波束成形单元的权值复乘模块的输入为同一个波束数据；
[0029]分发完数据同时传递波束同步模块的波束同步标记，将数据输出到权值复乘模块的输入；
[0030]权值复乘模块根据波束同步模块的波束点位权值和波束数据做复数乘法，结果输出给幅相校正模块；
[0031]幅相校正模块根据通道校正值做通道幅度相位校正，输出给通道的DAC，完成通道数字化。
[0032]本专利技术的另一方面提供了一种阵元间可重构的数字波束成形方法，采用上述波束成形单元，由多个分布式所述的波束成形单元构成数字波束成形系统，各波束成形单元通过阵元间的数据互联支持波束成形。
[0033]本专利技术的有益效果：
[0034]本专利技术巧妙的利用了阵元通道布局，通过可重构互联连接相邻通道并完成数字波束成形，支持最小化高速数字信号传输距离，降低高速数字信号驱动能力，因此可以降低系统功耗。
[0035]另外本专利技术可以降低系统板级布线的复杂度，降低子阵组件加工和调试成本，同时本专利技术支持阵元间指令和数据在阵面级别的可重构互联。
[0036]更进一步，本专利技术的每个波束成形单元规模都很小，非常方便和前级ADC/DAC做集成，包括但不限于芯片集成或者SIP封装集成等方式，降低了系统对FPGA等大规模波束成形处理器等昂贵芯片的依赖，降低系统成本。
附图说明
[0037]图1为数字波束成形技术原理图；
[0038]图2为传统的数字波束成形系统架构；
[0039]图3为波束成形单元串行菊花链连接图；
[0040]图4为16通道接收子阵；
[0041]图5为48阵元L波段发射子阵板。
具体实施方式
[0042]本专利技术中的每个波束成形单元包含指令解析模块、权值缓存模块、波束同步模块、幅相校正模块、权值复乘模块、波束合成模块以及输入输出接口。其中指令解析模块与上位机指令输入端口、幅相校正模块、权值缓存模块以及上位机指令输出端口相连接；权值缓存模块与指令解析模块以及波束同步模块相连接；波束同步模块与权值缓存模块本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种波束成形单元，其特征在于：包含指令解析模块、权值缓存模块、波束同步模块、幅相校正模块、权值复乘模块、波束合成模块以及输入输出接口；所述指令解析模块与上位机指令输入端口、幅相校正模块、权值缓存模块以及上位机指令输出端口相连接；所述权值缓存模块与指令解析模块、波束同步模块相连接；所述波束同步模块与权值缓存模块、权值复乘模块以及波束合成模块相连接；所述幅相校正模块与单元接口、权值复乘模块以及指令解析模块相连接；所述权值复乘模块与幅相校正模块、波束同步模块以及波束合成模块相连接；所述波束合成模块与前级波束合成输入端口、本单元波束合成输出端口、权值复乘模块以及波束同步模块相连接。2.根据权利要求1所述的一种波束成形单元，其特征在于：所述指令解析模块接收上位机输入的指令，该指令包括通道校正数据以及波束指令，指令解析模块根据已知协议格式，解析出通道校正值输出给幅相校正模块，解析出波束指令输出给权值缓存模块；指令解析模块对上位机输入的指令做驱动缓冲后，直接输出到下一级波束成形单元的指令解析模块。3.根据权利要求1所述的一种波束成形单元，其特征在于：所述权值缓存模块支持开机初始化将所有波束点位权值一次性存入，这种方式下权值缓存模块是一个RAM模块，在RAM模块中生产一个权值查找表，后续可以根据波束指令的波束点位索引号输出当前的波束点位的权值到波束同步模块。4.根据权利要求1所述的一种波束成形单元，其特征在于：所述权值缓存模块为存储数据的模块，包括flash，RRAM或 MRAM；由指令...

【专利技术属性】
技术研发人员：徐志伟，刘东栋，宋春毅，俞天成，李薇，
申请(专利权)人：浙江集速合芯科技有限公司，
类型：发明
国别省市：