半导体器件及其制备方法技术

该发明专利技术公开了一种半导体器件及其制备方法，所述半导体器件的制备方法包括：提供半导体衬底，所述半导体衬底形成有沟槽隔离结构和位于所述沟槽隔离结构之间的功能区；形成埋入式位线结构，所述埋入式位线结构形成在所述半导体衬底内；形成字线结构和有源区，所述字线结构和所述有源区形成在所述半导体衬底表面且位于所述功能区的上方。所述半导体器件的制备方法制备的半导体器件能够减小漏电流，并减小位线结构和电容器之间的寄生电容效应，性能好且可靠性高。好且可靠性高。好且可靠性高。

【技术实现步骤摘要】
半导体器件及其制备方法


[0001]本专利技术涉及半导体
，具体涉及一种半导体器件及其制备方法。

技术介绍

[0002]现有动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体装置，包括用于存储数据的存储单元阵列，以及位于存储单元阵列外围的外围电路组成.存储单元阵列中每个存储单元通常包括晶体管和存储节点，并通过字线和位线将多个存储单元连接成存储单元阵列。所述晶体管栅极连接的字线电压能够控制晶体管的开启和关闭，从而通过位线能够读取存储在存储节点中的数据信息，或者将数据信息写入到电容器中。
[0003]随着晶体管密度不断增加，字线、位线以及不同器件间的隔离结构尺寸都会不断缩小。一方面位线与位线之间，位线与存储节点接触(storage node contact)的寄生电容问题也变得越来越严重，会导致RC delay问题越来越严重，导致数据信息传输的延迟，严重时甚至造成感应放大器工作失效；另一方面，字线晶体管亚阈值漏电流问题变得日益严重，影响器件的性能以及可靠性。

技术实现思路

[0004]本专利技术的目的在于提供一种半导体器件的制备方法，所述半导体器件的制备方法制备的半导体器件能够减小漏电流，并减小位线结构和电容器之间的寄生电容效应，性能好且可靠性高。
[0005]本专利技术中提供了一种半导体器件的制备方法，包括：提供半导体衬底，所述半导体衬底形成有沟槽隔离结构和位于所述沟槽隔离结构之间的功能区；形成埋入式位线结构，所述埋入式位线结构形成在所述半导体衬底内；形成字线结构和有源区，所述字线结构和所述有源区形成在所述半导体衬底表面且位于所述功能区的上方。
[0006]根据本专利技术的一些实施例，在形成字线结构的步骤中包括：于所述半导体衬底表面形成叠层结构，所述叠层结构包括依次层叠设置的钝化层、字线导电层和顶部字线阻挡层；图形化所述叠层结构以形成初级字线结构图案；于所述初级字线结构图案侧壁形成侧部字线阻挡层，所述侧部字线阻挡层与所述顶部字线阻挡层共同构成字线阻挡层，所述初级字线结构图案和所述侧部字线阻挡层共同构成所述字线结构。
[0007]可选地，所述半导体器件的制备方法还包括：于所述字线结构的表面形成介电层；于所述介电层表面形成沟道层；其中，所述介电层覆盖所述字线结构，所述沟道层覆盖所述介电层。
[0008]可选地，在于所述字线结构的表面形成介电层；于所述介电层表面形成沟道层的步骤中包括：于所述半导体衬底表面和所述字线结构表面形成初级介电层；于所述初级介电表面形成初级沟道层；去除位于所述半导体衬底表面的部分初级介电层和初级沟道层，保留位于所述字线结构顶部和侧壁的所述初级介电层和所述初级沟道层以形成所述介电
层和所述沟道层。
[0009]可选地，所述半导体器件的制备方法还包括：向所述沟道层进行离子植入以形成栅极沟道。
[0010]可选地，在形成有源区的步骤中包括：于所述半导体衬底表面形成位于所述功能区上方的源漏结构作为所述有源区。
[0011]可选地，在于所述半导体衬底表面形成位于所述功能区上方的源漏结构中包括以下步骤：于所述半导体衬底表面和所述栅极沟道之间填充形成覆盖所述栅极沟道表面的源漏层；去除位于所述栅极沟道上方的源漏层和部分位于所述字线沟道侧壁的源漏层以形成源漏结构。
[0012]可选地，在于所述半导体衬底表面和所述字线沟道之间填充形成覆盖所述栅极沟道表面的源漏层的步骤中：采用分子外延工艺形成所述源漏层；在形成所述源漏层的同时对所述源漏层进行原位掺杂，或在形成所述源漏层之后对所述源漏层进行离子注入。
[0013]可选地，所述源漏结构的高度为30nm～100nm。
[0014]根据本专利技术的一些实施例，在形成埋入式位线结构的步骤中包括：于所述半导体衬底内形成绝缘沟槽；于所述绝缘沟槽内形成覆盖所述沟槽底壁和部分侧壁的位线阻挡层；于所述位线阻挡层表面形成位线导电层且填充部分所述绝缘沟槽。
[0015]可选地，所述形成埋入式位线结构的步骤还包括：于所述位线阻挡层表面和所述位线导电层表面以及所述沟槽侧壁形成隔离层；于所述隔离层表面形成多晶硅层且填充所述绝缘沟槽。
[0016]可选地，在于所述隔离层表面形成多晶硅层且填充所述沟槽后，执行以下步骤：对所述隔离层进行快速热处理。
[0017]可选地，所述隔离层材料为钴或钛。
[0018]本专利技术还提出了一种半导体器件，包括：半导体衬底，所述半导体衬底形成有沟槽隔离结构和位于所述沟槽隔离结构之间的功能区；埋入式位线结构，所述埋入式位线结构形成在所述半导体衬底内；字线结构和源漏结构，所述字线结构和所述源漏结构形成在所述半导体衬底表面且位于所述功能区上方。
[0019]可选地，所述半导体器件还包括沟道层和介电层，所述介电层至少覆盖所述字线结构的表面，所述沟道层覆盖所述介电层的表面。
[0020]可选地，所述源漏结构形成在所述功能区上方且形成在所述沟槽层和所述介电层的侧部。
[0021]可选地，所述源漏结构的高度为30nm～100nm。
[0022]由此根据本专利技术实施例的半导体器件的制备方法，通过在半导体衬底内形成埋入式位线结构，在半导体衬底的上方形成字线结构和源漏结构，后续电容器形成在源漏结构的两侧，从而使得埋入式位线结构与后续形成的电容器件之间的距离增大，减小位线结构与电容器之间的漏电流，也减小了位线结构与电容器之间的寄生电容效应，提高和半导体器件的性能和可靠性。
附图说明
[0023]图1为本专利技术实施例的半导体器件的制备方法的流程图；
[0024]图2-图20是根据本专利技术实施例的半导体器件的制备方法的各步骤的剖视图。
[0025]附图标记：
[0026]100：半导体器件；
[0027]1：半导体衬底，11：沟槽隔离结构，12：功能区；
[0028]2：埋入式位线结构，21：绝缘沟槽，22：位线阻挡层，23：位线导电层，24：隔离层，25：多晶硅层；26：接触层；
[0029]3：字线结构，31：钝化层，32：字线导电层，33：顶部字线阻挡层，34：初级字线结构图案，35：侧部字线阻挡层，36：字线阻挡层；
[0030]41：初级介电层，42：初级沟道层，43：介电层，44：沟道层，45：栅极沟道，46：源漏结构，47：源漏层；
[0031]5：绝缘层；
[0032]61：第一掩膜层，62：第二掩膜层，63：第三掩膜层，64：第四掩膜层，65：光刻胶层；66：填充层。
具体实施方式
[0033]以下结合附图和具体实施方式对本专利技术提出的一种半导体器件及其制备方法作进一步详细说明。
[0034]下面结合附图描述根据本专利技术实施例的半导体器件100的制备方法。
[0035]如图1所示，根据本专利技术实施例的半导体器件100的制备方法可以包括：提供半导体衬底1，所述半导体衬底1形成有沟槽隔离结构本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的制备方法，其特征在于，包括：提供半导体衬底，所述半导体衬底形成有沟槽隔离结构和位于所述沟槽隔离结构之间的功能区；形成埋入式位线结构，所述埋入式位线结构形成在所述半导体衬底内；形成字线结构和有源区，所述字线结构和所述有源区形成在所述半导体衬底表面且位于所述功能区的上方。2.根据权利要求1所述的半导体器件的制备方法，其特征在于，在形成字线结构的步骤中包括：于所述半导体衬底表面形成叠层结构，所述叠层结构包括依次层叠设置的钝化层、字线导电层和顶部字线阻挡层；图形化所述叠层结构以形成初级字线结构图案；于所述初级字线结构图案侧壁形成侧部字线阻挡层，所述侧部字线阻挡层与所述顶部字线阻挡层共同构成字线阻挡层，所述初级字线结构图案和所述侧部字线阻挡层共同构成所述字线结构。3.根据权利要求2所述的半导体器件的制备方法，其特征在于，还包括：于所述字线结构的表面形成介电层；于所述介电层表面形成沟道层；其中，所述介电层覆盖所述字线结构，所述沟道层覆盖所述介电层。4.根据权利要求3所述的半导体器件的制备方法，其特征在于，在于所述字线结构的表面形成介电层；于所述介电层表面形成沟道层的步骤中包括：于所述半导体衬底表面和所述字线结构表面形成初级介电层；于所述初级介电表面形成初级沟道层；去除位于所述半导体衬底表面的部分初级介电层和初级沟道层，保留位于所述字线结构顶部和侧壁的所述初级介电层和所述初级沟道层以形成所述介电层和所述沟道层。5.根据权利要求3所述的半导体器件的制备方法，其特征在于，还包括：向所述沟道层进行离子植入以形成栅极沟道。6.根据权利要求5所述的半导体器件的制备方法，其特征在于，在形成有源区的步骤中包括：于所述半导体衬底表面形成位于所述功能区上方的源漏结构作为所述有源区。7.根据权利要求6所述的半导体器件的制备方法，其特征在于，在于所述半导体衬底表面形成位于所述功能区上方的源漏结构中包括以下步骤：于所述半导体衬底表面和所述栅极沟道之间填充形成覆盖所述栅极沟道表面的源漏层；去除位于所述栅极沟道上方的源漏层和部分位...

【专利技术属性】
技术研发人员：吴公一，陆勇，辛欣，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：