半导体装置制造方法及图纸

本发明专利技术的一技术方案的半导体装置，具备：多个布线层(M1～M3)；第1布线(11)；以及第2布线(12)，不与第1布线(11)连接，并且为了传递与第1布线(11)相同的信号电平而冗余地设置；第1布线(11)和第2布线(12)属于不同的布线层；第1布线(11)与第2布线(12)的距离比相邻的布线层的层间距离c大。的层间距离c大。的层间距离c大。

【技术实现步骤摘要】
【国外来华专利技术】半导体装置


[0001]本专利技术涉及具备锁存电路的半导体装置。

技术介绍

[0002]在半导体装置中，逻辑电路中的锁存电路(也称作触发器电路)的软错误(soft error)成为问题。软错误是指由于宇宙射线等粒子线向锁存电路碰撞从而噪声进入而使锁存器的状态翻转的暂时性错误。
[0003]作为软错误耐性高的电路，例如专利文献1的图2所示的锁存电路具备4个倒相器(inverter)电路，具有双重的冗余的电路结构。各倒相器电路的PMOS晶体管和NMOS晶体管的栅极被输入相同的数据，但连接于不同的节点。即使可能成为软错误的噪声进入这4个节点中的某1个，也能够通过其他节点来恢复。
[0004]此外，专利文献2关于在大规模集成电路(LSI)中以较高的灵敏度和较短的检查时间检测电气故障的检查方法，公开了如下半导体装置。该半导体装置具备基本布线图案，该基本布线图案具有：
“コ”
字状的第1布线，具有平行的一对梳齿状导体；以及
“コ”
字状的第2布线，相对于第1布线以套匣状配置，并且具有平行的一对梳齿状导体。
[0005]现有技术文献
[0006]专利文献
[0007]专利文献1：日本特许第5369771号公报
[0008]专利文献2：日本特开2007－103598号公报

技术实现思路

[0009]专利技术要解决的课题
[0010]但是，根据上述现有技术，在成为相同信号电平的冗余布线对发生了短路的情况下，有如下问题，即：虽然软错误耐性劣化，但是在检查阶段无法检测到该短路。
[0011]本专利技术提供减轻由冗余布线对的短路引起的软错误耐性的劣化的半导体装置。
[0012]用来解决课题的手段
[0013]本专利技术的一技术方案的半导体装置，具备：多个布线层；第1布线；以及第2布线，不与上述第1布线连接，并且为了传递与上述第1布线相同的信号电平而设置；上述第1布线和上述第2布线属于不同的布线层；上述第1布线与上述第2布线的距离比相邻的布线层的层间距离大。
[0014]专利技术效果
[0015]根据本专利技术的半导体装置，能够减轻由冗余布线对的短路引起的软错误耐性的劣化。
附图说明
[0016]图1是表示在实施方式1的半导体装置中形成的电路例的图。
[0017]图2是表示布线层间的布线布局的第1例的图。
[0018]图3A是表示布线层间的布线布局的第2例的图。
[0019]图3B是表示布线层间的布线布局的第2例的变形例的图。
[0020]图4是表示布线层内的布线布局的第1例的图。
[0021]图5是表示布线层内的布线布局的第2例的图。
[0022]图6是表示布线层内的布线布局的第3例的图。
[0023]图7是表示布线层内的布线布局的第4例的图。
[0024]图8是表示布线层内的布线布局的第5例的图。
[0025]图9是表示布线层内的布线布局的第6例的图。
[0026]图10是表示布线层内的布线布局的第7例的图。
[0027]图11是表示布线层内的布线布局的第8例的图。
[0028]图12是表示在实施方式1的半导体装置中形成的另一电路例的图。
[0029]图13是表示图12中的C要素的一例的电路图。
[0030]图14是表示比较例的锁存电路的短路例子的说明图。
具体实施方式
[0031](作为本专利技术的基础的认识)
[0032]本专利技术的专利技术人关于在“
技术介绍
”栏中记载的软错误耐性高的电路，发现了会发生以下问题。对于该问题，使用图14具体地进行说明。
[0033]图14是表示比较例的锁存电路的短路例的说明图。图14的(a)所示的锁存电路具备4个PMOS晶体管和4个NMOS晶体管。串联连接的PMOS晶体管和NMOS晶体管的对构成倒相器电路。
[0034]通常的锁存电路具备两个倒相器电路，相对于此，图14的(a)具备4个倒相器电路。图14的(a)的锁存电路通过双重的冗余结构提高了软错误耐性。
[0035]在图14的(a)中，4个倒相器电路被4个布线w1～w4连接。布线w1和布线w3是冗余布线对，是成为相同的信号电平但独立的布线。同样，布线w2和布线w4是冗余布线对，是成为相同的信号电平但独立的布线。
[0036]在该图中，将冗余布线对的布线w1及布线w3用细线描绘，示出了是低电平的例子。此外，将其他冗余布线对的布线w2及布线w4用粗线描绘，示出了是高电平的例子。
[0037]各倒相器电路的PMOS晶体管和NMOS晶体管的栅极被输入相同的信号电平，但连接于不同的布线。即，在PMOS晶体管的栅极上连接冗余布线对的一方。在NMOS晶体管的栅极上连接冗余布线对的另一方。这样，由4个倒相器电路构成了环路，所以成为即使1个倒相器电路的输出翻转也能由其他3个倒相器电路保持正确的值的构造。这样，该图的锁存电路提高了软错误耐性。
[0038]图14的(b)如虚线框sh1所示，示出了布线w1和布线w3短路了的情况。此外，图14的(c)如虚线框sh2所示，示出了布线w2和布线w4短路了的情况。这样的短路在包含锁存电路的半导体装置的制造工艺中例如可能由于金属粒子等导电性异物的混入而发生。
[0039]无论是在图14的(b)中还是在图14的(c)中，冗余布线对都发生了短路。即，在虚线框sh1及虚线框sh2中短路了的布线对虽然是没有被相互连接的独立的布线，但在锁存电路
的动作中始终为相同的信号电平。因此，无论是在图14的(b)中还是在图14的(c)中，锁存电路都正常地动作而不表现出异常。但是，由于因短路而失去了布线对的冗余性，所以有软错误耐性劣化的问题。
[0040]进而，虚线框sh1及虚线框sh2的短路在半导体装置的制造工序的检查阶段中无法检测到。即，有无法检测到由虚线框sh1及虚线框sh2的短路引起的软错误的耐性劣化的问题。
[0041]因此，本专利技术提供减轻由冗余布线对的短路引起的软错误耐性的劣化的半导体装置。
[0042]为了解决这样的问题，本专利技术的一技术方案的半导体装置，具备：多个布线层；第1布线；以及第2布线，不与上述第1布线连接，并且为了传递与上述第1布线相同的信号电平而冗余地设置；上述第1布线和上述第2布线属于不同的布线层；上述第1布线与上述第2布线的距离比相邻的布线层的层间距离大。
[0043]由此，能够减轻由冗余布线对的短路引起的软错误耐性的劣化。这是因为，在混入了与布线间距离相同程度的大小的异物的情况下，相比于第1布线与第2布线的短路，更容易发生第1布线或第2布线与其他布线的短路。结果，抑制了不可检测的短路的发生，换言之，抑制了冗余布线对的短路的发生。
[0044]在由于异物混入从而第1布线或第2布线与其他布线短路了的情况下，引起异常动作的概率较高，所以能够在工厂出厂前的检查阶段中检测到短路。
[0045]这样，本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种半导体装置，其特征在于，具备：多个布线层；第1布线；以及第2布线，不与上述第1布线连接，并且为了传递与上述第1布线相同的信号电平而设置；上述第1布线和上述第2布线属于不同的布线层；上述第1布线与上述第2布线的距离比相邻的布线层的层间距离大。2.如权利要求1所述的半导体装置，其特征在于，在上述半导体装置的平面视图中，上述第1布线和上述第2布线具有重叠的部分；上述重叠的部分的上述第1布线与上述第2布线的距离为上述层间距离的2倍以上。3.如权利要求2所述的半导体装置，其特征在于，在上述半导体装置的平面视图中，上述第1布线与上述第2布线在上述重叠的部分交叉；上述第2布线具有与上述重叠的部分对应的第1部分布线、与上述第1部分布线的一端连接的第2部分布线、以及与上述第1部分布线的另一端连接的第3部分布线；上述第1部分布线属于第1布线层；上述第2部分布线及上述第3部分布线属于与上述第1布线层不同的第2布线层，经由通孔接触部与上述第1部分布线连接；上述第...

【专利技术属性】
技术研发人员：中西和幸，平田昭夫，
申请(专利权)人：新唐科技日本株式会社，
类型：发明
国别省市：