具有防止误触发机制的静电防护电路制造技术

本发明专利技术涉及一种具有防止误触发机制的静电防护电路。其中，容阻电路耦接于静电输入端及接地端之间，包括输入控制端。静电输入端接收电源输入。反向器包括：P型晶体管电路及N型晶体管。P型晶体管电路包括耦接于静电输入端及输出控制端之间且串联的P型晶体管，且P型晶体管的其中两个之间有内部连接端。N型晶体管耦接于输出控制端及接地端。P型晶体管及N型晶体管的栅极受输入控制端控制。开关晶体管耦接于内部连接端及接地端之间。放电晶体管耦接于静电输入端及接地端之间。开关晶体管的栅极受输入控制端控制，放电晶体管的栅极受输出控制端控制。端控制。端控制。

【技术实现步骤摘要】
具有防止误触发机制的静电防护电路


[0001]本专利技术涉及静电防护技术，尤其涉及一种具有防止误触发机制的静电防护电路。

技术介绍

[0002]静电放电(electrostatic discharge；ESD)会造成电子组件、仪器设备永久性损坏，进而影响集成电路的电路功能，使产品无法正确工作。
[0003]静电放电的现象可能在芯片制造、封装、测试、存放或搬运的状况下产生。为了再现与预防静电放电，集成电路产品可通过静电防护的组件或是电路并搭配测试来增强集成电路对于静电放电的保护能力，进而提升电子产品的良率。

技术实现思路

[0004]鉴于现有技术的问题，本专利技术的一目的在于提供一种具有防止误触发机制的静电防护电路，以改善现有技术。
[0005]本专利技术包括一种具有防止误触发机制的静电防护电路，包括：容阻电路、反向器、开关晶体管以及放电晶体管。容阻电路电性耦接于静电输入端以及接地端之间，并包括输入控制端，其中静电输入端预设于低态准位，并配置以接收电源输入。反向器包括：P型晶体管电路以及N型晶体管。P型晶体管电路包括电性耦接于静电输入端以及输出控制端之间且互相串联的多个P型晶体管，P型晶体管其中两个之间有内部连接端。N型晶体管电性耦接于输出控制端以及接地端之间，其中各P型晶体管以及N型晶体管电路的栅极受输入控制端控制。开关晶体管电性耦接于内部连接端以及接地端之间，其中开关晶体管的栅极受输入控制端控制。放电晶体管电性耦接于静电输入端以及接地端之间，且放电晶体管的栅极受输出控制端控制。/>[0006]有关本申请的技术特征、实际操作与功效，将配合附图作优选实施例详细说明如下。
附图说明
[0007]图1示出了本专利技术的一实施例中一种具有防止误触发机制的静电防护电路的电路图；
[0008]图2示出了本专利技术的一实施例中静电防护电路在接收到电源输入时的电路图；以及
[0009]图3示出了本专利技术的一实施例中静电防护电路在输入控制端上升至高态准位时的电路图。
具体实施方式
[0010]本专利技术的一目的在于提供一种具有防止误触发机制的静电(electrostatic discharge；ESD)防护电路，以通过开关晶体管的设置，在容阻电路的输入控制端达到默认
的电压准位时导通，进而关闭P型晶体管电路，避免输出控制端的电压上升触发放电晶体管的静电排放机制。
[0011]请参照图1。图1示出了本专利技术的一实施例中一种具有防止误触发机制的静电防护电路100的电路图。静电防护电路100包括：容阻电路110、反向器120、开关晶体管130以及放电晶体管140。
[0012]容阻电路110电性耦接于静电输入端EIN以及接地端GND之间，并包括输入控制端CIN。容阻电路110包括：电阻R以及电容C。其中，电阻R电性耦接于静电输入端EIN以及输入控制端CIN之间，电容C电性耦接于输入控制端CIN以及接地端GND之间。
[0013]在不同的实施例中，电阻R包括例如，但不限于一般电阻、晶体管电阻、多晶硅电阻以及N型井电阻中的一个。电容C包括例如，但不限于一般电容、金氧半晶体管(metal-oxide-semiconductor；MOS)电容、金属氧化物金属(metal-oxide-metal；MOM)电容以及金属绝缘层金属(metal-insulator-metal；MIM)电容中的一个。然而，本专利技术并不以此为限制。
[0014]反向器120包括：P型晶体管电路150以及N型晶体管160。其中，P型晶体管电路150包括电性耦接于静电输入端EIN以及输出控制端COU之间，且互相串联的P型晶体管170及P型晶体管180。其中，P型晶体管170、P型晶体管180间具有内部连接端ICO。N型晶体管160电性耦接于输出控制端COU以及接地端GND之间。P型晶体管170、P型晶体管180以及N型晶体管160的栅极受输入控制端CIN控制。
[0015]开关晶体管130电性耦接内部连接端ICO以及接地端GND之间。放电晶体管140电性耦接于静电输入端EIN以及接地端GND之间。其中，开关晶体管130的栅极受输出控制端CIN控制，放电晶体管140的栅极受输出控制端COU控制。在本实施例中，开关晶体管130以及放电晶体管140均为单一个N型晶体管，例如但不限于N型金氧半晶体管或是NPN双极接面晶体管。
[0016]以下将针对静电防护电路100的操作方式，进行更详细的说明。
[0017]请参照图2。图2示出了本专利技术的一实施例中静电防护电路100在接收到电源输入POW时的电路图。
[0018]在静电输入端EIN尚未接收到电源输入POW时，静电输入端EIN将位于低态准位。此时，电性耦接于静电输入端EIN的容阻电路110，也将由于静电输入端EIN位于低态准位，而使输入控制端CIN位于低态准位。
[0019]当静电输入端EIN接收到电源输入POW时，将自低态准位升高至高态准位(在图2中标示为「0->1」)。在一实施例中，电源输入POW使静电输入端EIN升高至高态准位所需的时间为数百微秒(microsecond；μs)等级。
[0020]此时，容阻电路110将使输入控制端CIN在预设时间内由低态准位升高至小于高态准位的一电压准位(在图2中标示为「0->1'」)。更详细地说，虽然容阻电路110中的电阻R与静电输入端EIN电性耦接，但需要时间对电容C进行充电，来使输入控制端CIN的电压准位升高，而无法与静电输入端EIN的电压准位同步上升。在一实施例中，预设时间是由电阻R以及电容C的时间常数决定。
[0021]由于在预设时间中，输入控制端CIN是自低态准位开始升高，因此位于低态准位的输入控制端CIN将使电性耦接于静电输入端EIN以及内部连接端ICO之间的P型晶体管170导
通。此时，导通的P型晶体管170将使静电输入端EIN对内部连接端ICO充电。
[0022]当输入控制端CIN上升至电压准位(即低态准位与高态准位间的1')时，将使开关晶体管130导通以对内部连接端ICO放电。在这样的状况下，内部连接端ICO的电压将下降至低态准位(在图2中标示为“0”)，而使电性耦接于内部连接端ICO以及输出控制端COU间的P型晶体管180关闭。
[0023]更详细地说，P型晶体管180的源极与栅极间的压差，将由于内部连接端ICO的电压下降，而不足以使P型晶体管180导通。P型晶体管180将因而维持在关闭的状态。
[0024]P型晶体管180的关闭，将使静电输入端EIN无法通过P型晶体管180对输出控制端COU充电，而使输出控制端COU维持在低态准位(在图2中标示为“0”)。进一步地，放电晶体管140将因此关闭，而不对静电输入端EIN放电。
[0025]请参照图3。图3示出了本专利技术的一实施例中静电防护电路100在输入控制端CIN上升至高态准位时的电路图。
[0026]当输入控制端CIN在预设时间后上升至高本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种具有防止误触发机制的静电防护电路，包括：一容阻电路，电性耦接于一静电输入端以及一接地端之间，并包括一输入控制端，其中所述静电输入端预设于低态准位，并配置以接收一电源输入；一反向器，包括：一P型晶体管电路，包括电性耦接于所述静电输入端以及一输出控制端之间且互相串联的多个P型晶体管，所述P型晶体管的其中两个之间有一内部连接端；以及一N型晶体管，电性耦接于所述输出控制端以及所述接地端之间，其中各所述P型晶体管以及所述N型晶体管的一栅极受所述输入控制端控制；一开关晶体管，电性耦接于所述内部连接端以及所述接地端之间，其中所述开关晶体管的一栅极受所述输入控制端控制；以及一放电晶体管，电性耦接于所述静电输入端以及所述接地端之间，且所述放电晶体管的一栅极受所述输出控制端控制。2.根据权利要求1所述的静电防护电路，其特征在于，当所述静电输入端接收到一电源输入时自一低态准位升高至一高态准位，并使所述输入控制端在一预设时间内自所述低态准位上升至小于所述高态准位的一电压准位；在所述预设时间内，所述输入控制端的所述低态准位使电性耦接于所述静电输入端以及所述内部连接端之间的所述P型晶体管中的至少一个导通；使所述开关晶体管根据所述电压准位导通以对所述内部连接端放电，使电性耦接于所述内部连接端以及所述输出控制端之间的所述P型晶体管中的至少一个关闭。3.根据权利要求2所述的静电防护电路，其特征在于，所述输...

【专利技术属性】
技术研发人员：廖时新，陈俊任，曹太和，林柏青，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：