基于环形总线的硅芯片及其配置方法技术

本发明专利技术提供一种基于环形总线的硅芯片，其包括接口模块，对应于主节点，以及至少二个功能模块，分别对应从节点；其中，所述接口模块与各所述功能模块通过一环形总线串行连接，所述接口模块通过所述环形总线传输一数据包对各所述功能模块进行配置。所述功能模块进行配置。所述功能模块进行配置。

【技术实现步骤摘要】
基于环形总线的硅芯片及其配置方法


[0001]本专利技术涉及半导体
，特别涉及一种基于环形总线的硅芯片及其配置方法。

技术介绍

[0002]现有技术揭示了以环形总线形式连接多个模块，但其环形总线传输速率有限，无法满足硅芯片内多个模块的快速配置需求。另外，现有技术还揭示了基于处理器的混合环形总线互联件，实现环形总线对各个功能单元的配置，但无法对硅芯片内模块进行配置。

技术实现思路

[0003]针对现有技术存在的以上不足，本专利技术的主要目的在于提出了一种基于环形总线的硅芯片及其配置方法，采用环形总线结构，基于并行多位宽数据传输特性，能够实现在硅芯片内可实现高达500MHz工作频率下的时序收敛，以及高数据传输，可快速配置硅芯片内模块。
[0004]为了实现上述目的，本专利技术提供了一种基于环形总线的硅芯片，其包括：
[0005]一接口模块，对应于一主节点；以及
[0006]至少二个功能模块，分别对应一从节点；
[0007]其中，所述接口模块与各所述功能模块通过一环形总线串行连接，所述接口模块通过所述环形总线传输一数据包对各所述功能模块进行配置。
[0008]上述的基于环形总线的硅芯片，其中，所述环形总线包括：
[0009]一有效信号线；
[0010]一握手信号线；以及
[0011]一67位数据线，其包括：一32位寻址地址信号线、一32位操作数信号线、一1位并行数据包有效信号线、一1位写完成包标志信号线、以及一1位读完成包标志信号线。r/>[0012]上述的基于环形总线的硅芯片，其中，所述接口模块与各所述功能模块分别包括一数据输入接口和一数据输出接口，所述环形总线通过所述数据输入接口和所述数据输出接口首尾串行连接。
[0013]上述的基于环形总线的硅芯片，其中，所述硅芯片、所述接口模块以及所述至少二个功能模块前端由HDL语言设计。
[0014]上述的基于环形总线的硅芯片，其中，所述主节点与各所述从节点内具有寄存器。
[0015]为了实现上述目的，本专利技术还提供了一种基于环形总线的硅芯片的配置方法，其包括：
[0016]步骤1，接口模块对应的主节点将一配置数据包通过环形总线发送至与其连接的下一功能模块对应的从节点；
[0017]步骤2，所述从节点解析所述配置数据包，并判断所述配置数据包的地址是否命中其配置空间地址，如是，则执行步骤3，否则执行步骤4；
[0018]步骤3，所述从节点进一步解析所述配置数据包的操作方式：如所述操作方式为写操作，则将所述配置数据包内的数据写入所述从节点对应的寄存器；如所述操作方式为读操作，则将读取所述从节点对应的寄存器内的数据并写入所述配置数据包内，并转发至当前所述从节点的下一所述从节点直至返回所述主节点；以及
[0019]步骤4，将所述配置数据包转发当前所述从节点的下一所述从节点，下一所述从节点重新执行所述步骤2的操作。
[0020]上述的基于环形总线的硅芯片的配置方法，其中，所述配置数据包由所述主节点根据其接收的与所述接口模块连接的一微控制器发出的指令解析得到。
[0021]上述的基于环形总线的硅芯片的配置方法，其中，所述环形总线包括一有效信号线、一握手信号线、以及一67位数据线；
[0022]其中，所述67位数据线包括一32位寻址地址信号线、一32位操作数信号线、一1位并行数据包有效信号线、一1位写完成包标志信号线、以及一1位读完成包标志信号线。
[0023]上述的基于环形总线的硅芯片的配置方法，其中，在步骤2中，所述从节点依据所述配置数据包携带的所述32位寻址地址信号线上的数据来判断所述配置数据包的地址是否命中其配置空间地址；
[0024]在步骤3中，所述写操作是将所述配置数据包在所述32位操作数信号线上的数据写入到与所述32位寻址地址信号线上相应地址的所述寄存器上，并置所述1位写完成包标志信号线为1；所述读操作是将与所述32位寻址地址信号线上相应地址的所述寄存器数据进行读取并且将其放置到所述67位数据线上，并置所述1位读完成包标志信号线为1，继而将所述配置数据包转发至向下一所述从节点，下一所述从节点接收到所述配置数据包，解析到所述1位读完成包标志信号线为1后直接将所述配置数据包向其下一所述从节点转发，直到返回所述主节点。
[0025]上述的基于环形总线的硅芯片的配置方法，其中，所述主节点接收到所述配置数据包后判断其是否完成所述读操作，如是，则将所述配置数据包返回所述微控制器，否则，丢弃所述配置数据包。
[0026]以下结合附图和具体实施例对本专利技术进行详细描述，但不作为对本专利技术的限定。
附图说明
[0027]图1为本专利技术一实施例的基于环形总线的硅芯片的结构示意图。
[0028]图2为本专利技术一实施例的基于环形总线的硅芯片的配置方法的流程图。
具体实施方式
[0029]下面结合附图对本专利技术的结构原理和工作原理作具体的描述：
[0030]环形总线是一组并行总线构建成地环形拓扑结构的数据传输通路，由一个主节点和多个从节点构成。每个从节点连接一个功能模块，用于配置管理功能模块的配置参数。通过这种环形拓扑，主节点可实现广播发起配置数据包，即只发出一个数据包即可完成环路上同一地址的寄存器进行配置。此外，由于每个环形总线节点串行连接，这种架构规避了长引线对后端设计时的时序收敛问题。
[0031]本专利技术的实施例提供一种基于环形总线的硅芯片，其包括一接口模块，对应于一
主节点，以及至少二个功能模块，分别对应一从节点；其中，所述接口模块与各所述功能模块通过一环形总线串行连接，所述接口模块通过所述环形总线传输一数据包对各所述功能模块进行配置。在本实施例中，参见图1所示，以硅芯片1包括一个接口模块80和七个功能模块10
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70(第一功能模块10～第七功能模块70)为例予以说明，但本专利技术并以此为限，在实际应用中硅芯片1也可以具有其他数量的功能模块；其中，接口模块80对应主节点81、第一功能模块10～第七功能模块70，分别对应第一从节点11
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第七从节点71。并且，硅芯片1内的各个功能模块，包括第一功能模块10～第七功能模块70以及接口模块80通过环形总线相连接，而且硅芯片是指在硅半导体工艺下研制的芯片，硅芯片及其内部的功能模块前端设计由HDL语言设计而成，内部依据整体芯片功能切分出的各个功能模块。
[0032]在本实施例中，由接口模块80所对应的主节点81进行发出配置数据包和接收环回的数据包，每个功能模块(第一功能模块10～第七功能模块70)驻留环形总线的各个对应的从节点(第一从节点11～第七从节点71)，各个功能模块的配置空间由其对应的从节点进行读操作或者写操作，通过环形总线配置硅芯片内的各个功能模块的参数，并且传输任务以并行数据的形式存在。其中，并行数据是指1个时钟内传输多比特数据。
[0033]在本实施例中，环形总线包括1条有效信号线、1条握手本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于环形总线的硅芯片，其特征在于，包括：一接口模块，对应于一主节点；以及至少二个功能模块，分别对应一从节点；其中，所述接口模块与各所述功能模块通过一环形总线串行连接，所述接口模块通过所述环形总线传输一数据包对各所述功能模块进行配置。2.如权利要求1所述的基于环形总线的硅芯片，其特征在于，所述环形总线包括：一有效信号线；一握手信号线；以及一67位数据线，包括：一32位寻址地址信号线；一32位操作数信号线；一1位并行数据包有效信号线；一1位写完成包标志信号线；以及一1位读完成包标志信号线。3.如权利要求1所述的基于环形总线的硅芯片，其特征在于，所述接口模块与各所述功能模块分别包括一数据输入接口和一数据输出接口，所述环形总线通过所述数据输入接口和所述数据输出接口首尾串行连接。4.如权利要求1所述的基于环形总线的硅芯片，其特征在于，所述硅芯片、所述接口模块以及所述至少二个功能模块前端由HDL语言设计。5.如权利要求1所述的基于环形总线的硅芯片，其特征在于，所述主节点与各所述从节点内具有寄存器。6.一种基于环形总线的硅芯片的配置方法，其特征在于，包括：步骤1，接口模块对应的主节点将一配置数据包通过环形总线发送至与其连接的下一功能模块对应的从节点；步骤2，所述从节点解析所述配置数据包，并判断所述配置数据包的地址是否命中其配置空间地址，如是，则执行步骤3，否则执行步骤4；步骤3，所述从节点进一步解析所述配置数据包的操作方式：如所述操作方式为写操作，则将所述配置数据包内的数据写入所述从节点对应的寄存器；如所述操作方式为读操作，则将读取所述从节点对应的寄存器内的数据并写入所述配置数据包内，并转发至当前所述从节点的下一所述从节点直至返回所述主节...

【专利技术属性】
技术研发人员：陈广雷，王展，元国军，许晶，李泽君，姜涛，谭光明，邵恩，
申请(专利权)人：中国科学院计算技术研究所，
类型：发明
国别省市：