本发明专利技术涉及一种面向深度学习的高精度时间戳安全校验加速方法和装置。其中，方法采用FPGA芯片实现以下步骤：基于所述FPGA构建计时器；根据所述FPGA在网络中的级别对所述计时器进行时间同步；采用时间同步后的计时器生成时间戳；根据所述FPGA在网络中的位置对所述时间戳进行传输或校验。本发明专利技术利用了FPGA的可编程硬件加速能力来提高时间戳校验的性能。硬件加速能力来提高时间戳校验的性能。硬件加速能力来提高时间戳校验的性能。
【技术实现步骤摘要】
面向深度学习的高精度时间戳安全校验加速方法和装置
[0001]本专利技术涉及数据安全
，特别是涉及一种面向深度学习的高精度时间戳安全校验加速方法和装置。
技术介绍
[0002]数字时间戳是一种由可信第三方时间戳签发系统提供的可信时间标记，主要用来证明电子文件在某一时刻之前该电子文档已经存在；其系统利用可信时间源来采集时间，并使用相应的时间戳协议和时间戳机制完成签发时间戳，同时将时间戳保存到可信数据库中。
[0003]近年来，随着物联网和云计算的发展，各类应用系统已经渐渐转向云端，云端中心聚合了大量的物理硬件资源，并采用虚拟化技术将物理硬件设备的硬件资源进行抽象，实现异构网络计算资源的统一的分配、调度和管理。由于目前的时间戳校验需要基于系统主板，然而伴随着数据量越来越庞大，传输的速率在下降，甚至会有很大的网络延时，因此现有传统方式已经不适应高精度(纳秒级)时间戳的校验。
技术实现思路
[0004]本专利技术所要解决的技术问题是提供一种面向深度学习的高精度时间戳安全校验加速方法和装置，提高时间戳校验性能。
[0005]本专利技术解决其技术问题所采用的技术方案是：提供一种面向深度学习的高精度时间戳安全校验加速方法，采用FPGA芯片实现以下步骤：
[0006]基于所述FPGA构建计时器；
[0007]根据所述FPGA在网络中的级别对所述计时器进行时间同步；
[0008]采用时间同步后的计时器生成时间戳；
[0009]根据所述FPGA在网络中的位置对所述时间戳进行传输或校验。
[0010]所述基于所述FPGA构建计时器具体包括以下子步骤：
[0011]基于所述FPGA的高频脉冲发生器获得纳秒级的计时脉冲；
[0012]基于所述计时脉冲在所述FPGA的逻辑门电路中固化计时器输出。
[0013]所述根据所述FPGA在网络中的级别对所述计时器进行时间同步具体为：
[0014]当所述FPGA为网络中的主授时节点时，通过网络旁路通讯协议在每个安全信令中封装纳秒级的计时信令，并进行广播；
[0015]当所述FPGA为网络中的其他节点时，通过网络旁路通讯协议接收所述计时信令，并根据所述计时信令修正自身计时器的时钟漂移。
[0016]所述采用时间同步后的计时器生成时间戳具体包括以下子步骤：
[0017]采用时间同步后的所述计时器进行计时采样，得到时间戳；
[0018]以所述FPGA的逻辑门阵列电路固化的数字私钥对采样的时间戳进行签名。
[0019]所述利用FPGA对接收到的时间戳进行校验具体为：
[0020]当所述FPGA为网络中的上游节点时，将所述时间戳通过网络旁路信道与安全令牌一起传输；
[0021]当所述FPGA为网络中的下游节点时，基于公钥中心发布的其他上游FPGA节点的数字公钥对从网络旁路信道上接收到的所述时间戳进行校验。
[0022]本专利技术解决其技术问题所采用的技术方案是：还提供一种面向深度学习的高精度时间戳安全校验加速装置，采用FPGA芯片实现，包括：
[0023]计时器构建模块，用于基于所述FPGA构建计时器；
[0024]时间同步模块，用于根据所述FPGA在网络中的级别对所述计时器进行时间同步；
[0025]时间戳生成模块，用于采用时间同步后的计时器生成时间戳；
[0026]传输校验模块，用于根据所述FPGA在网络中的位置对所述时间戳进行传输或校验。
[0027]所述计时器构建模块包括：
[0028]计时脉冲获取单元，用于基于所述FPGA的高频脉冲发生器获得纳秒级的计时脉冲；
[0029]计时器固化单元，用于基于所述计时脉冲在所述FPGA的逻辑门电路中固化计时器输出。
[0030]所述时间同步模块包括：
[0031]广播单元，当所述FPGA为网络中的主授时节点时，用于通过网络旁路通讯协议在每个安全信令中封装纳秒级的计时信令，并进行广播；
[0032]修正单元，当所述FPGA为网络中的其他节点时，用于通过网络旁路通讯协议接收所述计时信令，并根据所述计时信令修正自身计时器的时钟漂移。
[0033]所述时间戳生成模块包括：
[0034]计时采样单元，用于采用时间同步后的所述计时器进行计时采样，得到时间戳；
[0035]签名单元，用于以所述FPGA的逻辑门阵列电路固化的数字私钥对采样的时间戳进行签名。
[0036]所述传输校验模块包括：
[0037]传输单元，当所述FPGA为网络中的上游节点时，用于将所述时间戳通过网络旁路信道与安全令牌一起传输；
[0038]校验单元，当所述FPGA为网络中的下游节点时，用于基于公钥中心发布的其他上游FPGA节点的数字公钥对从网络旁路信道上接收到的所述时间戳进行校验。
[0039]有益效果
[0040]由于采用了上述的技术方案，本专利技术与现有技术相比，具有以下的优点和积极效果：本专利技术通过引入FPGA实现时钟同步、时间戳生成及校验，利用了FPGA的可编程硬件加速能力来提高时间戳校验的性能，从而满足高精度时间戳的校验要求。
附图说明
[0041]图1是本专利技术第一实施方式的流程图。
具体实施方式
[0042]下面结合具体实施例，进一步阐述本专利技术。应理解，这些实施例仅用于说明本专利技术而不用于限制本专利技术的范围。此外应理解，在阅读了本专利技术讲授的内容之后，本领域技术人员可以对本专利技术作各种改动或修改，这些等价形式同样落于本申请所附权利要求书所限定的范围。
[0043]本专利技术的第一实施方式涉及一种面向深度学习的高精度时间戳安全校验加速方法，如图1所示，采用FPGA芯片实现以下步骤：
[0044]步骤1，基于所述FPGA构建计时器。具体包括：步骤1a，基于FPGA的高频脉冲发生器获得纳秒级的高精度计时脉冲；步骤1b，基于高精度计时脉冲在FPGA的逻辑门电路中固化计时器输出。
[0045]步骤2，根据所述FPGA在网络中的级别对所述计时器进行时间同步。具体包括：当所述FPGA为网络中的主授时节点时，先执行步骤2a，通过FPGA中固化的网络旁路通讯协议在每个安全信令中封装纳秒级的计时信令；再执行步骤2b，对封装后的计时信令进行广播。当所述FPGA为网络中的其他节点时，执行步骤2c，通过网络旁路通讯协议接收所述计时信令，并根据所述计时信令修正自身计时器的时钟漂移。本实施方式中的主授时节点采用FPGA中固化的多方选举算法确定。
[0046]步骤3，采用时间同步后的计时器生成时间戳。具体包括：步骤3a，以FPGA的逻辑门阵列电路固化对本地内建的且经过时间同步的高精度计时器进行计时采样，得到时间戳；步骤3b，以FPGA的逻辑门阵列电路中固化的数字私钥对采样的时间戳进行签名。
[0047]步骤4，根据所述FPGA在网络中的位置对所述时间戳进行传输或校验。具体包括：当所述FPGA为网络中的上游节点时本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种面向深度学习的高精度时间戳安全校验加速方法，其特征在于，采用FPGA芯片实现以下步骤：基于所述FPGA构建计时器；根据所述FPGA在网络中的级别对所述计时器进行时间同步；采用时间同步后的计时器生成时间戳；根据所述FPGA在网络中的位置对所述时间戳进行传输或校验。2.根据权利要求1所述的面向深度学习的高精度时间戳安全校验加速方法，其特征在于，所述基于所述FPGA构建计时器具体包括以下子步骤：基于所述FPGA的高频脉冲发生器获得纳秒级的计时脉冲；基于所述计时脉冲在所述FPGA的逻辑门电路中固化计时器输出。3.根据权利要求1所述的面向深度学习的高精度时间戳安全校验加速方法，其特征在于，所述根据所述FPGA在网络中的级别对所述计时器进行时间同步具体为：当所述FPGA为网络中的主授时节点时，通过网络旁路通讯协议在每个安全信令中封装纳秒级的计时信令，并进行广播；当所述FPGA为网络中的其他节点时，通过网络旁路通讯协议接收所述计时信令，并根据所述计时信令修正自身计时器的时钟漂移。4.根据权利要求1所述的面向深度学习的高精度时间戳安全校验加速方法，其特征在于，所述采用时间同步后的计时器生成时间戳具体包括以下子步骤：采用时间同步后的所述计时器进行计时采样，得到时间戳；以所述FPGA的逻辑门阵列电路固化的数字私钥对采样的时间戳进行签名。5.根据权利要求1所述的面向深度学习的高精度时间戳安全校验加速方法，其特征在于，所述利用FPGA对接收到的时间戳进行校验具体为：当所述FPGA为网络中的上游节点时，将所述时间戳通过网络旁路信道与安全令牌一起传输；当所述FPGA为网络中的下游节点时，基于公钥中心发布的其他上游FPGA节点的数字公钥对从网络旁路信道上接收到的所述时间戳进行校验。6.一种面向深度学习的高精度时间戳安全校验加速装置，...
【专利技术属性】
技术研发人员：ꢀ七四专利代理机构，
申请(专利权)人：上海健交科技服务有限责任公司，
类型：发明
国别省市：
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