支持DBI接口的存储器件和存储器件的操作方法技术

一种存储器件包括存储单元阵列、页面缓冲器、控制逻辑电路、多个输入/输出引脚、数据总线反转(DBI)引脚和接口电路。所述页面缓冲器连接到所述存储单元阵列。所述控制逻辑电路被配置为控制所述存储单元阵列的操作。所述多个输入/输出引脚从所述控制器接收多个数据信号。所述DBI引脚从所述控制器接收DBI信号。所述接口电路对来自所述数据信号和DBI信号的具有逻辑值1的位的第一数量和具有逻辑值0的位的第二数量进行计数，并且基于所述第一数量和所述第二数量向所述页面缓冲器或所述控制逻辑电路提供所述数据信号。辑电路提供所述数据信号。辑电路提供所述数据信号。

【技术实现步骤摘要】
支持DBI接口的存储器件和存储器件的操作方法
[0001]相关申请的交叉引用
[0002]本专利申请要求在韩国知识产权局于2020年9月29日提交的第10
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2020
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0127525号韩国专利申请和于2021年2月9日提交的第10
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2021
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0018531号韩国专利申请的优先权，这些韩国专利申请的公开内容通过引用全部并入于此。


[0003]专利技术构思涉及存储器件，并且更具体地涉及支持数据总线反转(DBI)接口的存储器件和存储器件的操作方法。

技术介绍

[0004]存储系统包括存储控制器和存储器件。存储控制器和存储器件经由多条数据信号线彼此交换数据。存储控制器和存储器件可以使用DBI接口彼此通信以降低功耗。存储控制器和存储器件中的一者可以充当发送器件并且另一者可以充当接收器件。发送器件可以通过使用DBI编码方法生成发送数据，将发送数据发送到接收器件，并且将DBI信号和发送数据一起发送到接收器件。接收器件可以使用DBI信号解码发送数据。

技术实现思路

[0005]专利技术构思的至少一个实施例提供能够提高数据发送效率同时减少数据发送的功耗和存储芯片尺寸的存储器件和存储器件的操作方法。
[0006]根据专利技术构思的实施例，提供了一种存储器件，所述存储器件包括存储单元阵列、页面缓冲器、控制逻辑电路、多个输入/输出引脚、数据总线反转(DBI)引脚和接口电路。所述存储单元阵列包括多个存储单元。所述页面缓冲器连接到所述存储单元阵列。所述控制逻辑电路被配置为控制所述存储单元阵列的操作。所述多个输入/输出引脚被配置为从控制器分别接收多个数据信号。所述数据总线反转(DBI)引脚被配置为从所述控制器接收DBI信号。所述接口电路被配置为：对来自所述多个数据信号和所述DBI信号的具有逻辑值1的位的第一数量和具有逻辑值0的位的第二数量进行计数，并且基于所述第一数量和所述第二数量，向所述页面缓冲器或所述控制逻辑电路提供所述多个数据信号。
[0007]根据专利技术构思的实施例，提供了一种存储器件，所述存储器件包括多个存储芯片，所述多个存储芯片被配置为从控制器接收包括报头(header)和数据区域的数据包(packet)。每一个所述存储芯片包括：多个输入/输出焊盘；数据总线反转(DBI)焊盘，所述数据总线反转(DBI)焊盘被配置为从所述控制器接收DBI信号；以及接口电路。所述输入/输出焊盘被配置为从所述控制器分别接收多个数据信号。所述DBI焊盘被配置为从所述控制器接收DBI信号。所述接口电路被配置为对来自所述多个数据信号和所述DBI信号的具有逻辑值1的位的第一数量和具有逻辑值0的位的第二数量进行计数，并且基于所述第一数量和所述第二数量将所述多个数据信号确定为所述报头或所述数据区域。
[0008]根据专利技术构思的实施例，提供了一种存储器件，所述存储器件包括存储单元阵列、
页面缓冲器、控制逻辑电路、多个输入/输出引脚、数据总线反转(DBI)引脚和接口电路。所述存储器件被配置为从控制器接收包括报头和数据区域的数据包。所述存储单元阵列包括多个存储单元。所述页面缓冲器连接到所述存储单元阵列。所述控制逻辑电路被配置为控制所述存储单元阵列的操作。所述输入/输出引脚被配置为分别从所述控制器接收多个数据信号。所述DBI引脚被配置为从所述控制器接收DBI信号。所述接口电路被配置为：对来自所述多个数据信号和所述DBI信号的具有逻辑值1的位的第一数量和具有逻辑值0的位的第二数量进行计数，基于所述第一数量和所述第二数量将所述多个数据信号确定为所述报头或所述数据区域，基于所述报头中包括的位将所述数据区域确定为数据、命令或地址，向所述页面缓冲器提供所述数据，以及向所述控制逻辑电路提供所述命令或所述地址。
[0009]根据专利技术构思的实施例，提供了一种存储器件，所述存储器件包括多个存储芯片。所述多个存储芯片中的每一个存储芯片包括存储单元阵列、多个输入/输出焊盘、数据总线反转(DBI)焊盘和接口电路。所述存储器件被配置为从控制器接收包括报头和数据区域的数据包。所述存储单元阵列包括多个存储单元。所述输入/输出焊盘被配置为分别从所述控制器接收多个数据信号。所述DBI焊盘被配置为从所述控制器接收DBI信号。所述接口电路被配置为：对来自所述多个数据信号和所述DBI信号的具有逻辑值1的位的第一数量和具有逻辑值0的位的第二数量进行计数，基于所述第一数量和所述第二数量将所述多个数据信号确定为所述报头或所述数据区域，基于所述报头中包括的位确定所述存储芯片之中的选择的存储芯片。
附图说明
[0010]从结合附图进行的以下详细描述，将更清楚地理解专利技术构思的各实施例，在附图中：
[0011]图1为示出根据专利技术构思的实施例的存储系统的框图；
[0012]图2为示出根据专利技术构思的实施例的存储系统的示意性框图；
[0013]图3为示出根据专利技术构思的实施例的根据DBI接口的数据信号的表；
[0014]图4为详细示出根据专利技术构思的实施例的存储器件的框图；
[0015]图5为示出根据专利技术构思的实施例的存储系统的框图；
[0016]图6为示出根据专利技术构思的实施例的多个数据信号和DBI信号的表；
[0017]图7为示出根据专利技术构思的实施例的对应于数据区域的信号和对应于命令/地址区域的信号的表；
[0018]图8为示出根据专利技术构思的实施例的存储系统的框图；
[0019]图9为示出根据专利技术构思的实施例的多个数据信号和DBI信号的表；
[0020]图10为示出根据专利技术构思的实施例的对应于数据区域的信号和对应于命令/地址区域的信号的表；
[0021]图11为根据专利技术构思的实施例的存储系统的操作方法的流程图；
[0022]图12为根据专利技术构思的实施例的存储系统的操作方法的流程图；
[0023]图13为示出根据专利技术构思的实施例的存储系统的框图；
[0024]图14为示出根据专利技术构思的实施例的数据包类型通信的示例的图；
[0025]图15为示出根据专利技术构思的实施例的命令报头、数据报头和地址报头的表；
[0026]图16为示出根据专利技术构思的实施例的数据包类型通信的另一示例的图；
[0027]图17为示出根据专利技术构思的实施例的第一存储芯片的框图；
[0028]图18为根据专利技术构思的实施例的存储系统的操作方法的流程图；
[0029]图19为示出根据专利技术构思的实施例的存储系统的框图；
[0030]图20为用于描述根据专利技术构思的实施例的可以应用到存储器件的B
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VNAND结构的图。
具体实施方式
[0031]图1为示出根据专利技术构思的实施例的存储系统MS的框图。
[0032]参考图1，存储系统MS可以包括存储器件11和存储控制器12(例如，控制电路)。存储系统MS可以支持多个信道(channel)CH1至CHm，并且存储控制器12可以本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器件，所述存储器件包括：存储单元阵列，所述存储单元阵列包括多个存储单元；页面缓冲器，所述页面缓冲器连接到所述存储单元阵列；控制逻辑电路，所述控制逻辑电路被配置为控制所述存储单元阵列的操作；多个输入/输出引脚，所述多个输入/输出引脚被配置为从控制器分别接收多个数据信号；DBI引脚，所述DBI引脚被配置为从所述控制器接收DBI信号，所述DBI即数据总线反转；以及接口电路，所述接口电路被配置为：对来自所述多个数据信号和所述DBI信号的具有逻辑值1的位的第一数量和具有逻辑值0的位的第二数量进行计数，并且基于所述第一数量和所述第二数量，向所述页面缓冲器或所述控制逻辑电路提供所述多个数据信号。2.根据权利要求1所述的存储器件，其中，所述接口电路还被配置为：当所述第一数量小于或等于所述第二数量时向所述页面缓冲器提供所述多个数据信号，并且当所述第一数量大于所述第二数量时向所述控制逻辑电路提供所述多个数据信号。3.根据权利要求1所述的存储器件，其中，所述接口电路包括数据信号解码器，所述数据信号解码器被配置为：从所述多个输入/输出引脚接收所述多个数据信号以及从所述DBI引脚接收所述DBI信号，所述数据信号解码器还被配置为：当所述第一数量小于或等于所述第二数量时确定所述多个数据信号包括数据，并且所述数据信号解码器还被配置为：当所述第一数量大于所述第二数量时确定所述多个数据信号包括命令或地址。4.根据权利要求3所述的存储器件，其中，所述接口电路还包括DBI解码器，所述DBI解码器被配置为：通过基于所述DBI信号对所述数据进行DBI解码来生成解码的数据，并且向所述页面缓冲器提供所述解码的数据。5.根据权利要求4所述的存储器件，其中，所述控制逻辑电路还被配置为：基于所述命令和所述地址来控制所述解码的数据的从所述页面缓冲器到所述存储单元阵列的写入操作。6.根据权利要求4所述的存储器件，其中，所述接口电路还包括：多个数据信号接收器，所述多个数据信号接收器分别连接到所述多个输入/输出引脚；以及DBI信号接收器，所述DBI信号接收器连接到所述DBI引脚，所述数据信号解码器进一步被配置为：从所述多个数据信号接收器接收所述多个数据信号以及从所述DBI信号接收器接收所述DBI信号。7.根据权利要求4所述的存储器件，其中，所述接口电路还包括：多个数据信号接收器，所述多个数据信号接收器分别连接到所述多个输入/输出引脚；以及DBI信号接收器，所述DBI信号接收器连接到所述DBI引脚，所述数据信号解码器进一步被配置为从所述多个数据信号接收器接收所述多个数据
信号，所述DBI解码器进一步被配置为从所述DBI信号接收器接收所述DBI信号。8.根据权利要求3所述的存储器件，其中，当所述多个数据信号包括所述数据时，所述DBI信号根据所述数据处于启用电平或禁用电平，并且，当所述多个数据信号包括所述命令或所述地址时，所述DBI信号处于所述禁用电平。9.根据权利要求3所述的存储器件，其中，当所述多个数据信号包括所述数据时，所述DBI信号处于禁用电平，并且，当所述多个数据信号包括所述命令或所述地址时，所述DBI信号处于启用电平。10.根据权利要求3所述的存储器件，其中，所述控制逻辑电路包括：命令译码器，所述命令译码器被配置为从所述接口电路接收所述命令并且对所述命令进行译码；以及地址译码器，所述地址译码器被配置为从所述接口电路接收所述地址并且对所述地址进行译码。11.一种存储器件，所述存储器件包括：多个存储芯片，所述多个存储芯片被配置为从控制器接收包括报头和数据区域的数据包，其中，每一个所述存储芯片包括：多个输入/输出焊盘，所述多个输入/输出焊盘被配置为从所述控制器分别接收多个数据信号；DBI焊盘，所述DBI焊盘被配置为从所述控制器接收DBI信号...

【专利技术属性】
技术研发人员：曹永慜，郑秉勋，金东成，尹治元，李善奎，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：