半导体器件保护装置、方法及半导体器件制造方法及图纸

本发明专利技术提供一种半导体器件保护装置，包括：衬底；P阱区域，形成在衬底上，P阱区域通过在衬底上进行P型掺杂形成；N阱区域，形成在衬底上，N阱区域通过在衬底上进行N型掺杂形成；P

【技术实现步骤摘要】
半导体器件保护装置、方法及半导体器件


[0001]本专利技术涉及半导体
，尤其涉及一种半导体器件保护装置、方法及半导体器件。

技术介绍

[0002]随着设计尺寸的降低，半导体中有许多结构发生了变化以确保器件性能。由于这些结构变化，为了减小半导体的尺寸，越来越困难的制造工艺正在迅速增加。特别地，在沉积工艺和蚀刻工艺中使用的等离子体正朝着使用更高能量的方向发展，并且用于处理的设备变得越来越复杂。半导体器件的微图形制造过程中主要使用的氧化膜通过多种方法形成，主要使用化学沉积方法。在制造半导体元件时，形成最终图形的是干法刻蚀中使用等离子体的过程以及在形成层的沉积过程中使用等离子体的过程中，等离子体的部分极性会导致元件中出现损伤。

技术实现思路

[0003]本专利技术提供的半导体器件保护装置、方法及半导体器件，能够避免等离子体对器件以及电路的损伤。
[0004]第一方面，本专利技术提供一种半导体器件保护装置，包括：
[0005]衬底；
[0006]P阱区域，形成在衬底上，所述P阱区域通过在衬底上进行P型掺杂形成；
[0007]N阱区域，形成在衬底上，所述N阱区域通过在衬底上进行N型掺杂形成；
[0008]P-区域，形成在P阱区域内；P-区域内的掺杂浓度小于P阱区域除P-区域之外的区域的掺杂浓度；
[0009]N-区域，形成在N阱区域内；N-区域内的掺杂浓度小于N阱区域除N-区域之外的区域的掺杂浓度；
[0010]第一金属电极，形成在所述P-区域上表面并与所述P-区域形成欧姆接触；
[0011]第二金属电极，形成在所述N-区域上表面并与所述N-区域形成欧姆接触；
[0012]金属互连线，与第一金属电极和第二金属电极导电连接，所述金属互连线用于将所述第一金属电极和第二金属电极需要保护的半导体器件导电连接。
[0013]可选地，所述衬底为P型衬底。
[0014]可选地，所述金属互连线用于与所述需要保护的半导体器件的栅极导电连接。
[0015]可选地，所述N阱区域和N-区域掺杂杂质为磷、砷和/或锑；所述P阱区域和P-区域掺杂杂质为硼、镓和/或铟。
[0016]在本专利技术中，提供了一种半导体器件的保护装置，通过第一金属电极与P-区域形成欧姆接触，第二金属电极与N-区域形成欧姆接触，从而，形成了两个能反向导通的电路，再通过金属互连线将两个反向导通的电路并联起来，当对器件进行等离子体处理时，将金属互连线与需要保护的器件导电连接，从而，其中一个导电电路能够将等离子体携带的正
电荷导入到衬底中，另一个能够将等离子体携带的负电荷导入到衬底中，从而，无论等离子体携带了那种电荷，都不会再器件上积累而对器件造成损伤。
[0017]第二方面，本专利技术提供一种半导体器件的保护方法，包括：
[0018]在衬底的第一区域上制备半导体器件；
[0019]在衬底的第二区域上形成P阱区域，在P阱区域内形成P-区域，在所述P-区域的上表面形成第一金属电极，所述第一金属电极与所述P-区域的上表面形成欧姆接触；
[0020]在衬底的第三区域上形成N阱区域，在N阱区域内形成N-区域，在所述N-区域的上表面形成第二金属电极，所述第二金属电极与所述N-区域的上表面形成欧姆接触；
[0021]形成金属互连线，所述金属互连线将所述第一金属电极和所述第二金属电极导电连接；
[0022]将所述金属互连线与所述半导体器件需要保护的部分进行导电连接。
[0023]可选地，所述金属互连线与所述半导体器件的栅极导电连接。
[0024]可选地，所述半导体器件为MOS管、半导体器件组成的逻辑电路和/或存储器件。
[0025]在本专利技术中，提供了一种半导体器件的保护方法，通过第一金属电极与P-区域形成欧姆接触，第二金属电极与N-区域形成欧姆接触，从而，形成了两个能反向导通的电路，再通过金属互连线将两个反向导通的电路并联起来，当对器件进行等离子体处理时，将金属互连线与需要保护的器件导电连接，从而，其中一个导电电路能够将等离子体携带的正电荷导入到衬底中，另一个能够将等离子体携带的负电荷导入到衬底中，从而，无论等离子体携带了那种电荷，都不会再器件上积累而对器件造成损伤。
[0026]第三方面，本专利技术提供一种半导体器件，包括：
[0027]衬底；
[0028]功能模块，形成在衬底上；
[0029]P阱区域，形成在衬底上，所述P阱区域通过在衬底上进行P型掺杂形成；
[0030]N阱区域，形成在衬底上，所述N阱区域通过在衬底上进行N型掺杂形成；
[0031]P-区域，形成在P阱区域内；P-区域内的掺杂浓度小于P阱区域除P-区域之外的区域的掺杂浓度；
[0032]N-区域，形成在N阱区域内；N-区域内的掺杂浓度小于N阱区域除N-区域之外的区域的掺杂浓度；
[0033]第一金属电极，形成在所述P-区域上表面并与所述P-区域形成欧姆接触；
[0034]第二金属电极，形成在所述N-区域上表面并与所述N-区域形成欧姆接触；
[0035]金属互连线，与第一金属电极和第二金属电极导电连接，所述金属互连线用于将所述第一金属电极和第二金属电极需要保护的半导体器件导电连接；所述金属互连线与所述功能模块需要保护的部分导电连接。
[0036]可选地，所述功能模块为MOS管，所述金属互连线与所述MOS管的栅极导电连接。
[0037]可选地，所述功能模块为包括多个MOS管、电容、电阻和/或电感的功能电路；所述多个MOS管、电容、电阻和/或电感需要保护的部分均与所述金属互连线导电连接。
[0038]在本专利技术中，提供了一种半导体器件具备两个欧姆接触，即第一金属电极与P-区域形成欧姆接触，第二金属电极与N-区域形成欧姆接触，从而，形成了两个能反向导通的电路，再通过金属互连线将两个反向导通的电路并联起来，当对器件进行等离子体处理时，将
金属互连线与需要保护的器件导电连接，从而，其中一个导电电路能够将等离子体携带的正电荷导入到衬底中，另一个能够将等离子体携带的负电荷导入到衬底中，从而，无论等离子体携带了那种电荷，都不会再器件上积累而对器件造成损伤。
附图说明
[0039]图1为本专利技术一实施例半导体器件保护装置示意图。
具体实施方式
[0040]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0041]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件保护装置，其特征在于，包括：衬底；P阱区域，形成在衬底上，所述P阱区域通过在衬底上进行P型掺杂形成；N阱区域，形成在衬底上，所述N阱区域通过在衬底上进行N型掺杂形成；P-区域，形成在P阱区域内；P-区域内的掺杂浓度小于P阱区域除P-区域之外的区域的掺杂浓度；N-区域，形成在N阱区域内；N-区域内的掺杂浓度小于N阱区域除N-区域之外的区域的掺杂浓度；第一金属电极，形成在所述P-区域上表面并与所述P-区域形成欧姆接触；第二金属电极，形成在所述N-区域上表面并与所述N-区域形成欧姆接触；金属互连线，与第一金属电极和第二金属电极导电连接，所述金属互连线用于将所述第一金属电极和第二金属电极需要保护的半导体器件导电连接。2.如权利要求1所述半导体器件保护装置，其特征在于，所述衬底为P型衬底。3.如权利要求1所述半导体器件保护装置，其特征在于，所述金属互连线用于与所述需要保护的半导体器件的栅极导电连接。4.如权利要求1所述半导体器件保护装置，其特征在于，所述N阱区域和N-区域掺杂杂质为磷、砷和/或锑；所述P阱区域和P-区域掺杂杂质为硼、镓和/或铟。5.一种半导体器件的保护方法，其特征在于，包括：在衬底的第一区域上制备半导体器件；在衬底的第二区域上形成P阱区域，在P阱区域内形成P-区域，在所述P-区域的上表面形成第一金属电极，所述第一金属电极与所述P-区域的上表面形成欧姆接触；在衬底的第三区域上形成N阱区域，在N阱区域内形成N-区域，在所述N-区域的上表面形成第二金属电极，所述第二金属电极与所述N-区域的上表面形成欧姆接触；形成金属互连线，所述...

【专利技术属性】
技术研发人员：金志勋，赵劼，杨涛，张欣，
申请(专利权)人：真芯北京半导体有限责任公司，
类型：发明
国别省市：