半导体结构的形成方法技术

半导体结构的形成方法，包括：提供初始基底；在初始基底上依次形成硬掩模材料层和底部芯轴材料层；在底部芯轴材料层上形成多个分立的第一芯轴层和第一复合芯轴层；第一复合芯轴层顶部覆盖有保护层，第一芯轴层顶部未覆盖保护层；形成覆盖第一芯轴层侧壁和第一复合芯轴层侧壁的第一侧墙掩膜层；去除第一芯轴层，并以第一侧墙掩膜层和第一复合芯轴层为掩膜刻蚀底部芯轴材料层，形成多个分立的第二芯轴层；形成覆盖第二芯轴层侧壁的第二侧墙掩膜层；去除第二芯轴层，并以第二侧墙掩膜层为掩膜刻蚀硬掩模材料层，形成图案化的硬掩模层；以图案化的硬掩模层为掩膜图案化初始基底，形成目标图案。上述的方案，可以满足目标图形的不同间距需求。不同间距需求。不同间距需求。

【技术实现步骤摘要】
半导体结构的形成方法


[0001]本专利技术涉及半导体集成电路领域，尤其涉及一种半导体结构的形成方法。

技术介绍

[0002]随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件密度和集成度的提高，平面晶体管的特征尺寸也越来越小。
[0003]光刻(photolithography)技术是常用的一种图案化方法，是半导体制造工艺中最为关键的生产技术。随着半导体工艺节点的不断减小，自对准双重图案化(self-aligned double patterning，SADP)方法成为近年来备受青睐的一种图案化方法。该方法能够增加形成于衬底上的图形的密度，进一步缩小相邻两个图形的间距(pitch)，从而使光刻工艺克服光刻分辨率的极限。
[0004]随着图形特征尺寸(critical dimension，CD)的不断缩小，自对准四重图案化(self-aligned quadruple patterning，SAQP)方法应运而生。自对准双重图案化方法在衬底上所形成图形的密度是利用光刻工艺在衬底上所形成图形的密度的两倍，即可以获得1/2最小间距(1/2pitch)，而自对准四重图案化方法在不改变目前光刻技术的前提下(即光刻窗口大小不变)，在衬底上所形成图形的密度是利用光刻工艺在衬底上所形成图形的密度的四倍，即可以获得1/4最小间距(1/4pitch)，从而可以极大地提高半导体集成电路的密度，缩小图形的特征尺寸，进而有利于器件性能的提高。

技术实现思路

[0005]本专利技术解决的问题是提供一种半导体结构的形成方法，以满足目标图形的不同间距需求。
[0006]为解决上述问题，本专利技术提供了一种半导体结构的形成方法，包括：
[0007]提供初始基底，用于形成目标图案；
[0008]在所述初始基底上形成硬掩模材料层和位于硬掩模材料层上的底部芯轴材料层；
[0009]在所述底部芯轴材料层上形成多个分立的第一芯轴层和第一复合芯轴层；所述第一复合芯轴层顶部覆盖有保护层，所述第一芯轴层顶部未覆盖所述保护层；
[0010]形成覆盖所述第一芯轴层侧壁和所述第一复合芯轴层侧壁的第一侧墙掩膜层；
[0011]去除所述第一芯轴层，并以所述第一侧墙掩膜层和所述第一复合芯轴层为掩膜刻蚀所述底部芯轴材料层，形成多个分立的第二芯轴层，使得各个所述第二芯轴层在所述目标图案宽度方向上的尺寸至少部分不同；
[0012]形成覆盖所述第二芯轴层侧壁的第二侧墙掩膜层；
[0013]去除所述第二芯轴层，并以所述第二侧墙掩膜层为掩膜刻蚀所述硬掩模材料层，形成图案化的硬掩模层；
[0014]以所述图案化的硬掩模层为掩膜图案化所述初始基底，形成所述目标图案。
[0015]可选地，在所述底部芯轴材料层上形成多个分立的第一芯轴层和第一复合芯轴层的步骤，包括：
[0016]在所述底部芯轴材料层上形成顶部芯轴材料层；
[0017]在所述顶部芯轴材料层上形成多个分立的保护材料层；
[0018]形成覆盖所述顶部芯轴材料层和所述保护材料层的平坦层、位于所述平坦上的抗反射层和位于所述抗反射层上的图案化的光刻胶层；
[0019]以所述图案化的光刻胶层为掩膜，依次刻蚀所述抗反射层、所述平坦层、所述保护材料层和所述顶部芯轴材料层，形成多个分立的第一芯轴层和第一复合芯轴层。
[0020]可选地，形成第一侧墙掩膜层的步骤包括：
[0021]形成保形覆盖所述底部芯轴材料层、所述第一芯轴层和所述第一复合芯轴层的第一侧墙膜；
[0022]去除所述第一芯轴层顶部、第一复合芯轴层顶部和所述底部芯轴材料层上的第一侧墙膜，保留所述第一芯轴层侧壁和所述第一复合芯轴层侧壁的第一侧墙膜，作为所述第一侧墙掩膜层。
[0023]可选地，形成第二侧墙掩膜层的步骤包括：
[0024]形成保形覆盖所述硬掩模材料层和所述第二芯轴层的第二侧墙膜；
[0025]去除所述第二芯轴层顶部和所述硬掩模材料层的第二侧墙膜，保留所述第二芯轴层侧壁的第二侧墙膜，作为所述第二侧墙掩膜层。
[0026]可选地，所述保护层的材料为氧化硅。
[0027]可选地，所述保护层的厚度为30至150埃。
[0028]可选地，多个分立的保护层在所述目标图案宽度方向上的尺寸相同或不同。
[0029]可选地，在所述初始基底上形成硬掩模材料层之前，还包括：
[0030]在所述初始基底上形成缓冲材料层。
[0031]可选地，所述缓冲材料层的材料为氧化硅。
[0032]可选地，在所述硬掩模材料层上形成底部芯轴材料层之前，还包括：
[0033]在所述硬掩模材料层上形成第一刻蚀硬掩模。
[0034]可选地，所述第一刻蚀硬掩模的材料为氧化硅。
[0035]可选地，在所述底部芯轴材料层上形成分立的第一芯轴层和第一复合芯轴层之前，所述方法还包括：
[0036]在所述底部芯轴材料层上形成第二刻蚀硬掩模。
[0037]可选地，所述第二刻蚀硬掩模的材料包括氧化硅。
[0038]可选地，以所述图案化的硬掩模层为掩膜图案化所述初始基底之后，剩余基底作为衬底，所述目标图案为鳍部。
[0039]可选地，形成目标图案之后，所述方法还包括：去除部分所述目标图案。
[0040]与现有技术相比，本专利技术的技术方案具有以下优点：
[0041]上述的方案，提供初始基底，用于形成目标图案；在所述初始基底上形成硬掩模材料层和位于硬掩模材料层上的底部芯轴材料层；在所述底部芯轴材料层上形成多个分立的第一芯轴层和第一复合芯轴层；所述第一复合芯轴层顶部覆盖有保护层，所述第一芯轴层顶部未覆盖所述保护层；形成覆盖所述第一芯轴层侧壁和所述第一复合芯轴层侧壁的第一
侧墙掩膜层；去除所述第一芯轴层，并以所述第一侧墙掩膜层和所述第一复合芯轴层为掩膜刻蚀所述底部芯轴材料层，形成多个分立的第二芯轴层，使得各个所述第二芯轴层在所述目标图案宽度方向上的尺寸至少部分不同；形成覆盖所述第二芯轴层侧壁的第二侧墙掩膜层；去除所述第二芯轴层，并以所述第二侧墙掩膜层为掩膜刻蚀所述硬掩模材料层，形成图案化的硬掩模层；以所述图案化的硬掩模层为掩膜图案化所述初始基底，形成所述目标图案。在去除第一芯轴层的过程中，第一复合芯轴层的顶部的保护层起到阻挡作用，使得第一复合芯轴层得以保留，在通过第一复合芯轴层和第一侧墙掩膜层将图案传递时底部芯轴材料层时，可以形成在目标图案宽度上具有不同尺寸的第二芯轴层，从而可以形成在目标图案宽度上具有不同间距的第二侧墙掩膜层，进而可以使得最终所形成的目标图案之间的间距不同，满足目标图形的不同间距需求。
附图说明
[0042]图1为本专利技术实施例中的一种半导体结构的形成方法的流程示意图。
[0043]图2至图13为本专利技术实施例中的一种半导体结构的形成本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供初始基底，用于形成目标图案；在所述初始基底上形成硬掩模材料层和位于硬掩模材料层上的底部芯轴材料层；在所述底部芯轴材料层上形成多个分立的第一芯轴层和第一复合芯轴层；所述第一复合芯轴层顶部覆盖有保护层，所述第一芯轴层顶部未覆盖所述保护层；形成覆盖所述第一芯轴层侧壁和所述第一复合芯轴层侧壁的第一侧墙掩膜层；去除所述第一芯轴层，并以所述第一侧墙掩膜层和所述第一复合芯轴层为掩膜刻蚀所述底部芯轴材料层，形成多个分立的第二芯轴层，使得各个所述第二芯轴层在所述目标图案宽度方向上的尺寸至少部分不同；形成覆盖所述第二芯轴层侧壁的第二侧墙掩膜层；去除所述第二芯轴层，并以所述第二侧墙掩膜层为掩膜刻蚀所述硬掩模材料层，形成图案化的硬掩模层；以所述图案化的硬掩模层为掩膜图案化所述初始基底，形成所述目标图案。2.根据权利要求1所述的半导体结构的形成方法，其特征在于，在所述底部芯轴材料层上形成多个分立的第一芯轴层和第一复合芯轴层的步骤，包括：在所述底部芯轴材料层上形成顶部芯轴材料层；在所述顶部芯轴材料层上形成多个分立的保护材料层；形成覆盖所述顶部芯轴材料层和所述保护材料层的平坦层、位于所述平坦上的抗反射层和位于所述抗反射层上的图案化的光刻胶层；以所述图案化的光刻胶层为掩膜，依次刻蚀所述抗反射层、所述平坦层、所述保护材料层和所述顶部芯轴材料层，形成多个分立的第一芯轴层和第一复合芯轴层。3.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成第一侧墙掩膜层的步骤包括：形成保形覆盖所述底部芯轴材料层、所述第一芯轴层和所述第一复合芯轴层的第一侧墙膜；去除所述第一芯轴层顶部、第一复合芯轴层顶部和所述底部芯轴材料层上的第一侧墙膜，保留所述第一芯轴层侧壁和所述第一复合芯轴层侧壁的第一侧墙膜，作为所述第一侧墙掩膜层。4.根据权利要求...

【专利技术属性】
技术研发人员：张冬平，张海洋，郑二虎，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：