一种P+硅边柱SOI工艺抗辐照NMOS器件制造技术

本发明专利技术公开了一种P+硅边柱SOI工艺抗辐照NMOS器件，包括NMOS器件栅端、源端、漏端、体区和P+硅边柱。所述P+硅边柱SOI工艺抗辐照NMOS器件，通过改变原本NMOS器件的边墙绝缘体隔离层为P+型掺杂硅的边柱结构。采用P+型掺杂的边柱结构可有效降低辐照总剂量效应下NMOS器件因辐照效应产生的沟道漏电流。采用本发明专利技术可以在兼容主流SOI工艺情况下，有效解决边墙寄生晶体管和衬底寄生晶体管在辐照条件下引起的漏电流问题，此外与现有传统抗辐照器件相比，宽长比设计不受限制，并具有较小面积、高集成度等特性。度等特性。度等特性。

【技术实现步骤摘要】
一种P+硅边柱SOI工艺抗辐照NMOS器件


[0001]本专利技术属于抗辐照
，具体为一种P+硅边柱SOI工艺抗辐照NMOS器件。

技术介绍

[0002]太空环境存在着多种辐射效应，集成电路暴露在空间辐射中，会经受由高能质子、高能电子、X射线、中子、γ射线等组成的电磁辐射影响，对电子设备产生不同程度的破坏，导致电子系统失效，造成航空器不可预知的安全隐患。因此，具备辐照加固设计的器件和电路，对应用于空间技术的集成电路发展非常重要。
[0003]SOI工艺已成为主流的CMOS工艺之一。相比于传统的体硅工艺，SOI工艺有着更快的速度和更低的功耗，更重要的是SOI工艺具有天然的抗辐照能力，这使得SOI工艺在辐照加固领域得到非常广泛的关注。典型的SOI器件如图2所示，由硅薄膜
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绝缘体
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硅衬底组成三层结构，器件仅仅用顶层的硅薄膜层来形成源、漏、沟道等结构，绝缘层衬底的作用是来给上层MOS器件作机械支撑。SOI制成的MOS器件具有非常好的隔离特性，在器件四周都用了绝缘体来于周围其他器件作隔离，可以极大程度地消除器件之间的各种寄生，具备更高的速度、更低的功耗特点。
[0004]然而SOI工艺的抗辐照特性针对的是SEL和SEU，SOI工艺制成的集成电路中其他不同种类的辐射损伤因素，需要通过设计手段进行加固，比较典型的是辐照引起的总剂量效应（Total Ionizing Dose, TID）。SOI工艺的抗总剂量效应能力相对体硅没有加强，相反还恶化了，这是绝缘氧化物埋层的存在导致的。辐照总剂量效应作用下，绝缘体埋层中以及界面处电荷会积累，当电荷积累到一定程度会使顶层硅膜反型，导致晶体管硅体区背面寄生晶体管和栅侧边墙寄生晶体管导通，产生泄露电流，严重会导致晶体管无法关断。因此，有必要对SOI工艺下的MOS管进行抗总剂量效应的辐照加固。
[0005]传统的版图辐照加固设计方法有环栅结构，图3为一个典型的环栅结构，栅端整个包围着漏端，源端包围着栅端，整个MOS器件在体区硅上，而整个体区在绝缘层衬底上。这种环形栅结构不存在从漏端到源端的场氧边墙路径，可以有效地解决辐照总剂量作用下，场氧漏流增大、器件性能退化的问题，同时将体区有效地引起可以解决浮体效应下背栅寄生晶体管的漏流问题。类似的结构还有H型栅，然而这类结构需要较大的面积，只能制作较大宽度的管子，在模拟、射频/毫米波电路中应用十分受限，并且无法计算有效宽长比，电路设计较困难。
[0006]针对上述问题，本专利技术提出了一种P+硅边柱SOI工艺抗辐照NMOS器件。本专利技术通过采用源端延伸至栅端底部侧边的P+掺杂边柱结构替代原NMOS的绝缘隔离层，同时形成有效的体引出，来解决辐照总剂量效应作用下，绝缘层电荷积累导致栅边墙寄生晶体管和背栅寄生晶体管的漏流问题，实现晶体管级的辐照加固设计，并对晶体管的有效宽长比无影响，便于电路设计，很好地减小抗辐照晶体管版图的面积和成本。

技术实现思路

[0007]本专利技术的目的在于提供一种P+硅边柱SOI工艺抗辐照NMOS器件，采用源端延伸至栅端底部侧边的P+掺杂硅边柱来替代原NMOS的绝缘隔离层，并提供一个体引出的区域，以减小辐照总剂量效应引起的边墙寄生晶体管和背栅寄生晶体管的泄露电流，以实现晶体管级的辐照加固。
[0008]实现本专利技术目的的技术解决方案为：一种P+硅边柱SOI工艺抗辐照NMOS器件，包括NMOS器件栅端、源端、漏端、体区和P+硅边柱；其中：所述的栅端为NMOS晶体管的栅压控制端用于控制晶体管沟道的导通和关闭；源端和漏端为高掺杂区，在源端顶面制作金属导电层作为源极S，漏端顶面制作金属导电层作为漏极D，源极S和漏极D对称位于栅端的左右两侧；体区为P型掺杂区，体区位于栅端、源端、漏端的底部，用于NMOS器件的承载；P+硅边柱为P+型掺杂区，掺杂浓度高于体区，低于源端和漏端的高掺杂区。
[0009]进一步地，在源端的上下两端分别设有一个P+硅边柱，硅边柱延伸至栅端底部，减少栅端边墙与周边易在辐照总剂量效应下积累电荷的绝缘体直接接触，抑制边墙寄生晶体管的形成和栅端边墙顶层硅膜反型，降低侧边墙泄露电流。
[0010]进一步地，NMOS器件为SOI器件，硅边柱为P+硅掺杂，边柱延伸至栅端下方，可减小栅边墙寄生晶体管引起的泄露电流，提高辐照总剂量作用下的抗辐照性能；进一步地，P+硅边柱可作有效体区引出，避免辐照总剂量效应导致的体区背面顶层硅膜反型，解决常规SOI的NMOS器件浮体效应产生的衬底寄生晶体管在辐照总剂量效应下产生的背沟道泄露电流。
[0011]进一步地，所述P+硅边柱SOI工艺抗辐照NMOS器件，可用在模拟、射频/毫米波领域的晶体管级辐照加固，也可以用于数字领域的晶体管级辐照加固。
[0012]本专利技术中通过采用源端侧边硅边柱结构替代原本的绝缘隔离层，边柱延伸至栅端下方，同时作有效的体引出，来解决辐照总剂量效应作用下，栅边墙寄生晶体管和背栅寄生晶体管的漏电流问题，实现晶体管级的辐照加固设计。本专利技术提出的结构与传统SOI工艺兼容，不需要增加额外特殊工艺步骤，并对晶体管的有效宽长比无影响，便于电路设计，很好地减小抗辐照晶体管版图的面积和成本。
[0013]本专利技术与现有技术相比，其显著优点在于：传统的版图辐照加固设计方法有环栅结构，这种环形栅结构不存在从漏端到源端的场氧边墙路径，可以有效地解决辐照总剂量作用下，场氧漏流增大、器件性能退化的问题，同时将体区有效地引起可以解决浮体效应下背栅寄生晶体管的漏流问题，然而这类结构需要较大的面积，只能制作较大宽度的管子，在模拟、射频/毫米波电路中应用十分受限，并且无法计算有效宽长比，电路设计较困难。
[0014]而本专利技术通过采用源端侧边并延伸至栅端底部的硅边柱结构替代原本的绝缘隔离层，同时作有效的衬底引起，来降低辐照总剂量效应作用下绝缘层电荷积累导致栅边墙寄生晶体管和背栅寄生晶体管的漏流问题，实现晶体管级的辐照加固设计，并对晶体管的有效宽长比无影响，便于电路设计，很好地减小抗辐照晶体管版图的面积和成本。
附图说明
[0015]图1为本专利技术所述的一种P+硅边柱SOI工艺抗辐照NMOS器件示意图。
[0016]图2为常规SOI MOS器件结构图。
[0017]图3为环型栅SOI抗辐照MOS器件结构图。
[0018]图4为finger数为4的叉指结构的P+硅边柱SOI工艺抗辐照NMOS器件示意图。
具体实施方式
[0019]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术的一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0020]需要说明，本专利技术实施例中所有方向性指示（诸如上、下、左、右、前、后
……
）仅用于解释在某一特定姿态（如附图所示）下各部件之间的相对位置关系、运动情况等，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种P+硅边柱SOI工艺抗辐照NMOS器件，其特征在于，包括NMOS器件栅端（100）、源端（110）、漏端（120）、体区（130）和P+硅边柱（140）；其中：所述的栅端（100）为NMOS晶体管的栅压控制端用于控制晶体管沟道的导通和关闭；源端（110）和漏端（120）为高掺杂区，在源端（110）顶面制作金属导电层作为源极S，漏端（120）顶面制作金属导电层作为漏极D，源极S和漏极D对称位于栅端（100）的左右两侧；体区（130）为P型掺杂区，体区（130）位于栅端（100）、源端（110）、漏端（120）的底部，用于NMOS器件的承载；P+硅边柱（140）为P+型掺杂区，掺杂浓度高于体区，低于源端（110）和漏端（120）的高掺杂区。2.根据权利要求1所述的P+硅边柱SOI工艺抗辐照NMOS...

【专利技术属性】
技术研发人员：田密，朱伟强，韩婷婷，闫娜，邹腾浩，毕津顺，
申请(专利权)人：中国航天科工集团八五一一研究所，
类型：发明
国别省市：