数据传输电路、方法和芯片技术

本申请提供的数据传输电路、方法和芯片，该电路包括：第一数据接收模块和时钟数据提供模块，第一数据接收模块中包括时钟数据恢复模块，时钟数据提供模块和时钟数据恢复模块连接；第一数据接收模块，用于接收从其他数据传输电路中的第二数据发送模块发送的第一数据；时钟数据恢复模块，用于从第一数据中恢复出其他数据传输电路对应的第一时钟信息；时钟数据提供模块，用于根据第一时钟信息校准时钟数据提供模块对应的第二时钟信息，以使数据传输电路根据校准后的第二时钟信息对第一数据进行解析。该电路能够降低了置板难度，提高了时钟数据的抗干扰能力，以及降低测试难度，提高了数据传输电路的可测性。数据传输电路的可测性。数据传输电路的可测性。

【技术实现步骤摘要】
数据传输电路、方法和芯片


[0001]本申请涉及通信技术，尤其涉及一种数据传输电路、方法和芯片。

技术介绍

[0002]随着集成电路技术的发展，芯片被广泛应用。时钟数据是芯片之间通信的基础，现有的射频芯片和基带芯片通信时，通常是通信双方的芯片复用一个锁相环，芯片之间通过连接额外的时钟线来传输时钟数据，以实现双方时钟同步。
[0003]然而，由于时钟数据需要较高的抗干扰能力，因此对于置板要求较高，置板难度较大，且芯片功耗较大。

技术实现思路

[0004]本申请提供一种数据传输电路、方法和芯片，能够降低置板难度和功耗。
[0005]一方面，本申请提供一种数据传输电路，包括：第一数据接收模块和时钟数据提供模块，第一数据接收模块中包括时钟数据恢复模块，时钟数据提供模块和时钟数据恢复模块连接；第一数据接收模块，用于接收从其他数据传输电路中的第二数据发送模块发送的第一数据；时钟数据恢复模块，用于从第一数据中恢复出其他数据传输电路对应的第一时钟信息；时钟数据提供模块，用于根据第一时钟信息校准时钟数据提供模块对应的第二时钟信息，以使数据传输电路根据校准后的第二时钟信息对第一数据进行解析。
[0006]可选地，第一数据接收模块中还包括模拟前端、采样器、串并转换模块和时钟恢复单元；其中，
[0007]采样器的第一端分别于串并转换模块和时钟恢复单元连接，采样器的第二端与模拟前端连接；模拟前端，用于对第一数据的幅度和质量进行处理，得到第二数据；采样器，用于根据第二时钟信息，对第二数据进行采样，得到采样结果；串并转换模块，用于将采样结果由串行格式转换为并行格式，得到第三数据
[0008]可选地，还包括第一数据发送模块，第一数据发送模块和时钟数据提供模块连接，第一数据发送模块用于将时钟数据提供模块提供的第三时钟信息携带在第三数据中发送至其他数据传输电路中的第二数据接收模块。
[0009]可选地，第一数据发送模块包括互相连接的并串转换模块和驱动器；并串转换模块，用于将接收到的第四数据，由并行格式转换为串行格式，得到第五数据，并将第五数据发送至驱动器；驱动器，用于为第五数据提供驱动，以使第一数据发送模块将第五数据发送至其他数据传输电路中的第二数据接收模块。
[0010]可选地，还包括控制器和数字物理层PHYD；PHYD的第一端与控制器通过高速串行计算机扩展总线标准PCIe物理层接口PIPE连接，PHYD的第二端与串并转换模块连接；PHYD，用于对第三数据进行解码处理，得到第六数据，并将第六数据发送至控制器；控制器，用于根据预设的第一协议对第六数据进行处理；控制器，还用于根据预设的第二协议生成第七数据，并向PHYD发送第七数据；PHYD，还用于对第七数据进行编码处理，得到第四数据，并将
第四数据发送至并串转换模块。
[0011]第二方面，本申请提供了一种数据传输方法，应用于如第一方面提供的数据传输电路，该方法包括：接收其他数据传输电路发送的第一数据；从第一数据中恢复出其他数据传输电路对应的第一时钟信息；根据第一时钟信息，校准数据传输电路中的时钟数据提供模块对应的第二时钟信息，并根据校准后的第二时钟信息对第一数据进行解析。
[0012]可选地，从第一数据中恢复出其他数据传输电路对应的第一时钟信息，包括：通过数据传输电路中的时钟数据恢复模块，从第一数据中恢复出其他数据传输电路对应的第一时钟信息。
[0013]可选地，方法还包括：获取第二时钟信息；将第二时钟信息携带在第三数据中发送给其他数据传输电路中的第二数据接收模块。
[0014]可选地，第一数据中包括第一字段和第二字段，第一字段用于指示第一数据中包括第一时钟信息；第二字段用于指示第一时钟信息。
[0015]第三方面，本申请提供了一种数据传输系统，包括如第一方面所提供的数据传输电路和其他数据传输电路。
[0016]第四方面，本申请提供了一种芯片，包括如第一方面所提供的数据传输电路。
[0017]本申请提供的数据传输电路、方法和芯片，包括：第一数据接收模块和时钟数据提供模块，第一数据接收模块中包括时钟数据恢复模块，时钟数据提供模块和时钟数据恢复模块连接；第一数据接收模块，用于接收从其他数据传输电路中的第二数据发送模块发送的第一数据；时钟数据恢复模块，用于从第一数据中恢复出其他数据传输电路对应的第一时钟信息；时钟数据提供模块，用于根据第一时钟信息校准时钟数据提供模块对应的第二时钟信息，以使数据传输电路根据校准后的第二时钟信息对第一数据进行解析，其一方面，实现了在通讯过程中，接收端能够从所接收到的数据中，恢复出发送端的时钟，从而使接收端与发送端的时钟一致，接收端和发送端之间，不需要连接时钟线，降低了置板难度，提高了时钟数据的抗干扰能力；另一方面，可以通过激励源对数据传输电路进行测试，无需搭建完整的射频芯片与基带芯片的通信架构，降低了测试难度，提高了数据传输电路的可测性。
附图说明
[0018]此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。
[0019]图1为本申请提供的一种数据传输系统的结构示意图；
[0020]图2为本申请提供的一种数据传输电路的示意图；
[0021]图3为本申请提供的另一种数据传输电路的示意图；
[0022]图4为本申请提供的又一种数据传输电路的示意图；
[0023]图5为本申请提供的一种PIPE接口的时序图；
[0024]图6为本申请提供的一种128B130B编码格式；
[0025]图7为本申请提供的一种数据帧格式；
[0026]图8为本申请提供的一种数据传输方法的流程示意图；
[0027]图9为本申请提供的另一种数据传输方法的流程示意图；
[0028]图10为本申请提供的一种数据传输系统的结构示意图。
[0029]通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。
具体实施方式
[0030]这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
[0031]随着集成电路技术的发展，芯片被广泛应用。时钟数据是芯片之间通信的基础，图1为本申请提供的一种数据传输系统的结构示意图，如图1所示，现有技术中的射频芯片和基带芯片通信之间过程中，两方芯片复用一个锁相环(Phase Locked Loop，PLL)。因此，芯片之间需要连接额外的时钟线，来传输时钟，又有时钟数据需要较高的抗干扰能力，因此对于置板以及时钟源提出了较高的要求。而且，在芯片之本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数据传输电路，其特征在于，包括：第一数据接收模块和时钟数据提供模块，所述第一数据接收模块中包括时钟数据恢复模块，所述时钟数据提供模块和所述时钟数据恢复模块连接；所述第一数据接收模块，用于接收从其他数据传输电路中的第二数据发送模块发送的第一数据；所述时钟数据恢复模块，用于从所述第一数据中恢复所述其他数据传输电路对应的第一时钟信息；所述时钟数据提供模块，用于根据所述第一时钟信息校准所述时钟数据提供模块对应的第二时钟信息，以使所述数据传输电路根据校准后的第二时钟信息对所述第一数据进行解析。2.根据权利要求1所述的电路，其特征在于，所述第一数据接收模块中还包括模拟前端、采样器、串并转换模块；其中，所述采样器的第一端分别于所述串并转换模块和所述时钟恢复单元连接，所述采样器的第二端与所述模拟前端连接；所述模拟前端，用于对所述第一数据的幅度和质量进行处理，得到第二数据；所述采样器，用于根据所述第二时钟信息，对所述第二数据进行采样，得到采样结果；所述串并转换模块，用于将所述采样结果由串行格式转换为并行格式，得到第三数据。3.根据权利要求2所述的电路，其特征在于，还包括第一数据发送模块，所述第一数据发送模块和所述时钟数据提供模块连接；所述第一数据发送模块，用于将所述时钟数据提供模块提供的第三时钟信息携带在第三数据中发送至所述其他数据传输电路中的第二数据接收模块。4.根据权利要求2或3所述的电路，其特征在于，所述第一数据发送模块，包括相互连接的并串转换模块和驱动器；所述并串转换模块，用于将接收到的第四数据，由并行格式转换为串行格式，得到第五数据，并将所述第五数据发送至所述驱动器；所述驱动器，用于为所述第五数据提供驱动，以使所述第一数据发送模块将所述第五数据发送至所述其他数据传输电路中的第二数据接收模块。5.根据权利要求4所述的...

【专利技术属性】
技术研发人员：王鹏，沈桢，葛雄强，张国明，李峰，
申请(专利权)人：苏州兆芯半导体科技有限公司，
类型：发明
国别省市：