一种授时器电路制造技术

本申请涉及电子信息领域，尤其涉及一种授时器电路。电路包括：信号获取模块，信号处理模块和信号优化模块；所述信号获取模块，用于获取基准信号，根据所述基准信号生成基准脉冲信号，并将所述基准脉冲信号传输给所述信号处理模块；所述信号处理模块，用于获取所述基准脉冲信号，根据所述基准脉冲信号生成初始时钟信号，并将所述初始时钟信号传输给所述信号优化模块；所述信号优化模块，用于获取所述初始时钟信号，将所述初始时钟信号进行优化处理后，生成目标时钟信号。本申请用以解决传统授时器算法复杂、成本较高和难以应用于硬件电路开发的问题。的问题。的问题。

【技术实现步骤摘要】
一种授时器电路


[0001]本申请涉及电子信息领域，尤其涉及一种授时器电路。

技术介绍

[0002]现代通信系统、雷达系统、同步系统等设备的快速发展，对频率准确度、频率稳定性等指标的要求越来越高。频率与时间互为倒数，时间基准作为全球各国通信和发布新闻的唯一标准，与任何物理量相比，测量精度要求更高。常用的频率标准包括一级频率标准(铯原子频标、氢原子频标)和二级频率标准(高稳晶振、铷原子频标)，以及其他频率标准(包括除高稳晶振以外的其他晶振)。同时对于授时器相位噪声、杂散和调频时间等指标也为重要衡量参数。
[0003]目前市场推出的授时器多采用智能驯服技术和补偿算法结合的方式，实现达到一级频率标准的高频率准确度和高频率稳定度。其主要原理为使用处理器实现锁相环的闭环算法，以全球定位系统(Global Positioning System，简称GPS)或北斗导航系统为参考标准，动态调整恒温晶振的频率准确度，当算法实现的锁相环锁定后，其时间和频率同步于GPS或北斗系统，频率准确度也相应溯源于GPS系统或北斗系统，从而达到一级频率标准。
[0004]但是，传统的授时器使用现场可编程逻辑门阵列(Field Programmable Gate Array，简称FPGA)等处理器，实现累加器、乘法器和数字比较器等算法开发难度大；授时器的高性能主要来源于数模转换器(简称DAC)和恒温晶体振荡器(Oven Controlled Crystal Oscillator，简称OCXO)等模拟器件性能的高性能要求，相应产品成本增加，且高性能器件的体积较大；DAC和OCXO等模拟器件一致性差异大，算法需相应纠正，增加额外开发难度。算法开发难度大和器件性能要求高，进一步导致授时器整体的成本升高，难以应用于一些成本低、结构简单的硬件电路开发中，致使缩小授时器的使用范围。

技术实现思路

[0005]本申请提供了一种授时器电路，用以解决传统授时器算法复杂、成本较高和难以应用于硬件电路开发的问题。
[0006]第一方面，本申请实施例提供了一种授时器电路，包括：信号获取模块，信号处理模块和信号优化模块；所述信号获取模块，用于获取基准信号，根据所述基准信号生成基准脉冲信号，并将所述基准脉冲信号传输给所述信号处理模块；所述信号处理模块，用于获取所述基准脉冲信号，根据所述基准脉冲信号生成初始时钟信号，并将所述初始时钟信号传输给所述信号优化模块；所述信号优化模块，用于获取所述初始时钟信号，将所述初始时钟信号进行优化处理后，生成目标时钟信号。
[0007]可选地，所述信号处理模块包括频率合成芯片和第一振荡器；所述第一振荡器，用于生成芯片时钟信号，并将所述芯片时钟信号传输给所述频率合成芯片；所述频率合成芯片，用于获取所述芯片时钟信号，并在所述芯片时钟信号频率下工作。
[0008]可选地，所述频率合成芯片，用于获取并同步所述基准脉冲信号，将所述基准脉冲
信号倍频生成初始时钟信号。
[0009]可选地，所述频率合成芯片为数字式频率合成器芯片。
[0010]可选地，所述第一振荡器为恒温晶体振荡器。
[0011]可选地，所述信号优化模块包括锁相环和第二振荡器；所述锁相环，用于获取所述初始时钟信号，将所述初始时钟信号进行第一次优化后生成中间优化信号，并将所述中间优化信号传输给所述第二振荡器；所述第二振荡器，用于获取所述中间优化信号，将所述中间优化信号进行第二次优化后生成所述目标时钟信号。
[0012]可选地，所述第二振荡器，还用于将所述目标时钟信号返回给所述锁相环；所述锁相环，用于获取返回的所述目标时钟信号，根据所述目标时钟信号对所述中间优化信号进行修正后，传输给所述第二振荡器进行再次优化。
[0013]可选地，所述第二振荡器为压控晶体振荡器。
[0014]可选地，还包括时钟分发模块；所述信号优化模块，还用于将所述目标时钟信号传输给所述时钟分发模块；所述时钟分发模块，用于获取所述目标时钟信号，根据所述目标时钟信号生成N个分频时钟信号，其中，所述N为大于1的整数。
[0015]可选地，还包括处理器；所述处理器，用于生成配置信号，并将所述配置信号传输给所述信号处理模块和所述信号优化模块；所述信号处理模块，用于获取所述配置信号，并根据所述配置信号完成内部工作状态的配置；所述信号优化模块，用于获取所述配置信号，并根据所述配置信号完成内部工作状态的配置。
[0016]本申请实施例提供的上述技术方案与现有技术相比具有如下优点：本申请实施例提供的该电路，通过搭建授时器电路，生成需要的目标时钟信号。该电路不需要复杂的程序算法，仅通过元器件的搭建即可实现相应的授时功能，极大的降低了授时器的开发难度和整体成本，并且搭建成功后的电路，相位噪声和杂散等性能指标不会有明显下降。同时该电路结构简单，极容易应用于硬件电路板的开发中，进一步提高授时器的使用范围。
附图说明
[0017]此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本专利技术的实施例，并与说明书一起用于解释本专利技术的原理。
[0018]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0019]图1为本申请实施例提供的授时器电路结构示意图；
[0020]图2为本申请实施例提供的包含信号处理模块内部结构的授时器电路结构示意图一；
[0021]图3为本申请实施例提供的包含信号处理模块内部结构的授时器电路连接示意图二；
[0022]图4为本申请实施例提供的包含信号优化模块内部结构的授时器电路结构示意图；
[0023]图5为本申请实施例提供的包含反馈回环路径的授时器电路结构示意图；
[0024]图6为本申请实施例提供的包含时钟分发模块的授时器电路结构示意图；
Synthesizer，简称DDS)芯片。本申请实施例中以DDS芯片作为示例对频率合成芯片1021，能够实现对应功能的其他器件均可作为频率合成芯片1021，本申请的保护范围不以频率合成芯片的具体类型为限制。
[0040]本实施例中，第一振荡器1022为恒温晶体振荡器(Oven Controlled Crystal Oscillator，简称OCXO)。传统授时器中，OCXO用于生成时钟信号，OCXO输出的信号即为最终输出的时钟信号，而振荡器输出频率精度会受环境温度、电源和老化率等方面的影响，造成输出频率准确度降低。本实施例中，OCXO仅是DDS芯片的工作时钟，用于生成DDS芯片的芯片时钟信号，同时并非整个电路的末级，并非影响性能的关键点，极大降低对OCXO的要求，进一步减低成本，提高整个电路的抗干扰性。
[0041]信号优化模块103，用于获取初始时钟信号，将初始时钟信号进行优化处理后，生成目标时钟信号。
[0042]本实施例中，D本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种授时器电路，其特征在于，包括：信号获取模块，信号处理模块和信号优化模块；所述信号获取模块，用于获取基准信号，根据所述基准信号生成基准脉冲信号，并将所述基准脉冲信号传输给所述信号处理模块；所述信号处理模块，用于获取所述基准脉冲信号，根据所述基准脉冲信号生成初始时钟信号，并将所述初始时钟信号传输给所述信号优化模块；所述信号优化模块，用于获取所述初始时钟信号，将所述初始时钟信号进行优化处理后，生成目标时钟信号。2.根据权利要求1所述的授时器电路，其特征在于，所述信号处理模块包括频率合成芯片和第一振荡器；所述第一振荡器，用于生成芯片时钟信号，并将所述芯片时钟信号传输给所述频率合成芯片；所述频率合成芯片，用于获取所述芯片时钟信号，并在所述芯片时钟信号频率下工作。3.根据权利要求2所述的授时器电路，其特征在于，所述频率合成芯片，用于获取并同步所述基准脉冲信号，将所述基准脉冲信号倍频生成初始时钟信号。4.根据权利要求3所述的授时器电路，其特征在于，所述频率合成芯片为数字式频率合成器芯片。5.根据权利要求4所述的授时器电路，其特征在于，所述第一振荡器为恒温晶体振荡器。6.根据权利要求1至5任意一项所述的授时器电路，其特征在于，所述信号优化模块包括锁相环和第二振荡器；所述锁相环，用于获取所述初始时钟信号，以及获取所述第...

【专利技术属性】
技术研发人员：汤健辉，
申请(专利权)人：广州慧睿思通科技股份有限公司，
类型：发明
国别省市：