一种时钟产生电路以及时钟校准方法技术

本发明专利技术提供一种时钟产生电路，用于SAR ADC；该电路包括：N个D触发器、N

【技术实现步骤摘要】
一种时钟产生电路以及时钟校准方法


[0001]本专利技术涉及时钟电路
，尤其涉及一种应用于SAR ADC的时钟产生电路及时钟校准方法。

技术介绍

[0002]近年来，SAR ADC由于其电路结构简单、精度高、功耗低并且易与数字电路集成的特点而成为模数转换器中的研究热点。通常一个N位的SAR ADC需要经过一次采样和N次比较才能得到最终输出。为了避免芯片外部外加一个用于比较器工作的高频时钟，需要在芯片内部设计一个多相时钟产生电路。该时钟信号的周期数、占空比、均匀性及稳定性等性能指标将直接影响SAR ADC的性能指标，其中若时钟信号的周期数出现偏差，将会对SAR ADC的功能产生影响。
[0003]现有的时钟产生电路由于逻辑门自身的工艺、电压以温度(PVT)特性差，导致某些外部环境下无法得到精确的时钟周期数，进而影响ADC的整体性能。
[0004]如何提供一种精确的时钟产生电路以保证复杂外部环境下SAR ADC的整体性能是当前亟待解决的问题。

技术实现思路

[0005]有鉴于此，本专利技术提供一种时钟产生电路及时钟校准方法，旨在解决现有技术的不足。
[0006]本申请实施例提供了一种时钟产生电路，用于SAR ADC，包括：N个D触发器、N
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1个负脉冲发生器、1个反相器、1个与门、第一可调延时单元、计数器和延迟控制单元；
[0007]N个所述负脉冲发生器内均设置有第二可调延时单元；N个所述D触发器数据输入端与数据输出端依次首尾相连构成移位寄存器；N个D触发器的数据输出端还分别连接N
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1个负脉冲发生器的输入端以及1个反相器的输入端；所述负脉冲发生器的输出端以及反向相器的输出端连接所述与门的输入端，所述与门的输出端连接所述第一可调延时单元的输出入端；所述第一可调延时单元的输出端连接N个D触发器的时钟输入端；
[0008]所述计数器用于对与门输出的时钟信号进行周期数计数；所述延迟控制单元用于根据所述计数器统计的时钟信号周期数向第一可调延时单元发出第一控制信号以及向第二可调延时单元发出第二控制信号；
[0009]所述第一可调延时单元用于根据第一控制信号调整时钟信号高电平的维持时间；所述第二可调延时单元用于根据第二控制信号调整时钟信号低电平的维持时间。
[0010]进一步地，当与门输出的时钟信号的时钟周期数小于预设的周期数时，所述延迟控制单元控制所述第一可调延时单元和所述第二可调延时单元均减小延时；当与门输出的时钟信号的时钟周期数大于预设的周期数时，所述延迟控制单元控制所述第一可调延时单元和所述第二可调延时单元均增大延时。
[0011]进一步地，所述第一可调延时单元和所述第二可调延时单元均采用多级反相器级
联构成；通过开关控制反相器的接入个数从而控制所述第一可调延时单元和所述第二可调延时单元延时时间的大小。
[0012]进一步地，所述负脉冲发生器包括：反相器、固定延时单元、第二可调延时单元以及或门；所述固定延时单元和所述第二可调延时单元串联后一端连接所述或门的一输入端，另一端连接所述反相器的输入端；所述反相器的输出端连接所述或门的另一输入端；所述反相器的输入端作为负脉冲发生器的输入端；所述或门的输出端作为负脉冲发生器的输出端。
[0013]进一步地，所述D触发器为上升沿触发的D触发器；所述负脉冲发生器为上升沿触发的负脉冲发生器。
[0014]进一步地，所述延迟控制单元还用于将时钟信号高电平的维持时间与低电平的维持时间保持相等。
[0015]本申请实施例还提供了一种时钟校准方法，应用于以上所述时钟产生电路，所述方法包括：
[0016]S1：数据初始化，计数器清零，并通过第一控制信号C1和第二控制信号C2将第一可调延时单元Delay1、第二可调延时单元Delay2的延迟时间设置为预设中间值；
[0017]S2：输入转换使能信号CONV，电路开始工作；
[0018]S3：转换使能信号CONV信号为高电平1时，计数器对与门输出的时钟信号latch的周期进行计数；
[0019]S4：转换使能信号CONV信号为低电平0时，计数器停止计数；若此时计数器的数值大于预设的周期数时，表示产生的时钟信号latch的周期太短、频率过高，则延迟控制单元调整第一控制信号C1和第二控制信号C2，增大第一可调延时单元Delay1和第二可调延时单元Delay2的延迟时间，计数器清零，跳回步骤S3；若此时计数器的数值小于预设的周期数，表示产生的时钟信号latch的周期太长、频率过低，则延迟控制单元调整第一控制信号C1和第二控制信号C2，减小第一可调延时单元Delay1和第二可调延时单元Delay2的延迟时间，计数器清零，跳回步骤S3；若此时计数器的数值等于预设的周期数时，表示产生的时钟信号latch的频率符合设计预期，则延迟控制单元保持原有的调整控制信号C1和C2，计数器清零，跳回步骤S3
[0020]本专利技术提供的一种应用于SAR ADC的时钟产生电路，通过第一可调延时单元调整时钟高电平的维持时间；通过第二可调延时单元调整时钟低电平的维持时间。通过检测时钟产生电路最终产生的时钟周期数，来调整可调延时单元的延时时间，从而自适应调节时钟周期数到设计者所需要的目标值，确保SAR ADC的整体功能不会因时钟周期数不固定而受到影响。
附图说明
[0021]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0022]图1为本专利技术一实施例提供的一种时钟产生电路的电路结构图；
[0023]图2为本专利技术一实施例提供的一种负脉冲发生器的电路结构图；
[0024]图3为本专利技术一实施例提供的一种时钟校准方法的流程图。
具体实施方式
[0025]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0026]如图1所示，本专利技术提供的一种时钟产生电路，用于SAR ADC，该电路包含：N个D触发器、N
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1个负脉冲发生器NPG、1个反相器NOT1、1个与门AND、第一可调延时单元Delay1、计数器和延迟控制单元。
[0027]如图2所示，负脉冲发生器NPG包括：反相器NOT2、固定延时单元Delay、第二可调延时单元Delay2以及或门OR；固定延时单元Delay和第二可调延时单元Delay2串联后一端连接或门OR的一输入端，另一端连接反相器NOT2的输入端；反相器NOT2的输出端连接或门OR的另一输入端；反相器NOT2的输入端作为本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时钟产生电路，用于SAR ADC，其特征在于，包括：N个D触发器、N
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1个负脉冲发生器、1个反相器、1个与门、第一可调延时单元、计数器和延迟控制单元；N个所述负脉冲发生器内均设置有第二可调延时单元；N个所述D触发器数据输入端与数据输出端依次首尾相连构成移位寄存器；N个D触发器的数据输出端还分别连接N
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1个负脉冲发生器的输入端以及1个反相器的输入端；所述负脉冲发生器的输出端以及反向相器的输出端连接所述与门的输入端，所述与门的输出端连接所述第一可调延时单元的输出入端；所述第一可调延时单元的输出端连接N个D触发器的时钟输入端；所述计数器用于对与门输出的时钟信号进行周期数计数；所述延迟控制单元用于根据所述计数器统计的时钟信号周期数向第一可调延时单元发出第一控制信号以及向第二可调延时单元发出第二控制信号；所述第一可调延时单元用于根据第一控制信号调整时钟信号高电平的维持时间；所述第二可调延时单元用于根据第二控制信号调整时钟信号低电平的维持时间。2.根据权利要求1所述的时钟产生电路，其特征在于，当与门输出的时钟信号的时钟周期数小于预设的周期数时，所述延迟控制单元控制所述第一可调延时单元和所述第二可调延时单元均减小延时；当与门输出的时钟信号的时钟周期数大于预设的周期数时，所述延迟控制单元控制所述第一可调延时单元和所述第二可调延时单元均增大延时。3.根据权利要求1所述的时钟产生电路，其特征在于，所述第一可调延时单元和所述第二可调延时单元均采用多级反相器级联构成；通过开关控制反相器的接入个数从而控制所述第一可调延时单元和所述第二可调延时单元延时时间的大小。4.根据权利要求1所述的时钟产生电路，其特征在于，所述负脉冲发生器包括：反相器、固定延时单元、第二可调延时单元以及或门；所述固定延时单元和所述第二可调延时单元串联后一端...

【专利技术属性】
技术研发人员：汤加跃，周梦波，
申请(专利权)人：西安开阳微电子有限公司，
类型：发明
国别省市：