一种金属栅的测试结构和测试方法技术

本发明专利技术提供一种金属栅的测试结构和测试方法，该测试结构包括若干相互间隔设置的有源区、横跨有源区并且在有源区上蛇形分布的金属栅、位于有源区两侧的LDD区以及第一和第二焊垫。本发明专利技术的测试结构对金属栅制程中由于STI较低所造成的多晶硅无法完全置换的问题十分敏感，能够有效监测金属栅的替换失败情况，并且可以做到出货前每片晶圆都测试，相比扫描缺陷的方式，可进行长期有效的监测，提升了金属栅器件的可靠性。栅器件的可靠性。栅器件的可靠性。

【技术实现步骤摘要】
一种金属栅的测试结构和测试方法


[0001]本专利技术涉及半导体制造
，具体涉及一种金属栅的测试结构和测试方法。

技术介绍

[0002]DDDMOS(Double Diffused Drain MOSFET)器件为双扩散漏高压MOSFET器件的简称，是一种常用的横向高压MOS器件。由于其结构的特殊性，在制备过程中，LDD IMP(漏极的轻掺杂区的离子注入)需要放在形成多晶硅伪栅极之前做，而不是传统的形成多晶硅伪栅极之后的自对准LDD。然而，如图1和图2所示，在形成多晶硅伪栅极之前进行LDD IMP，会使浅沟槽隔离结构(STI)的氧化绝缘层对于刻蚀(WET)的刻蚀率发生变化，进而导致受过LDD IMP的STI区域较没有受过LDD IMP的STI区域在刻蚀后高度更低一些。这在传统poly/SiON(多晶硅栅+氮氧化碳绝缘层的栅极结构)工艺中影响不大，但在HKMG制程中，如图3所示，会造成STI中有多晶硅残留，使得后续多晶硅无法完全置换为金属，金属完全填充困难，导致金属栅替换失败。金属栅替换失败会影响金属栅的稳定性，降低器件可靠率。
[0003]目前，这种DDDMOS中金属栅替换失败的问题，通过扫描缺陷(defect scan)可以发现，但这种方法取样率(sample rate)低，无法做到每片晶圆(wafer)都被检查到，不能作为长期有效的监测手段。

技术实现思路

[0004]有鉴于此，本专利技术提供一种金属栅的测试结构和方法，用以测试金属栅制程的稳定性。
[0005]本专利技术提供一种金属栅的测试结构，包括：
[0006]若干相互间隔设置的有源区；
[0007]横跨所述有源区并且在所述有源区上蛇形分布的金属栅；
[0008]位于所述有源区两端的LDD区；以及
[0009]第一和第二焊垫。
[0010]优选地，所述有源区为长条状，从左向右依次平行排布。
[0011]优选地，所述有源区之间间隔的间距从设计规则最小值逐渐变大。
[0012]优选地，分布于所述有源区上的所述金属栅首尾连接构成一串联结构。
[0013]优选地，所述蛇形分布的间隔尺寸为设计规则最小值。
[0014]本专利技术还提供一种金属栅的测试方法，包括：
[0015]将电压源、电流采集单元接入所述第一和第二焊垫之间构成测试电路；
[0016]施加测试电压并采集测试电流；
[0017]计算所述金属栅的电阻值；
[0018]根据所述电阻值，判断所述金属栅的稳定性；
[0019]响应于所述电阻值过大，所述金属栅替换失败。
[0020]优选地，所述方法还包括响应于所述电阻值较小，所述金属栅替换成功。
[0021]本专利技术的测试结构可用于所有在金属栅制程中，尤其是对AA/STI台阶高度较为敏感的制程，可用以测试在台阶高度差过大时，金属栅制程是否稳定。本专利技术的测试结构能够有效对金属栅进行测试，并且做到出货前每片晶圆都测试，提升了器件可靠性。
附图说明
[0022]通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其它目的、特征和优点将更为清楚，在附图中：
[0023]图1显示为在有源区两侧进行离子注入形成LDD区的示意图；
[0024]图2显示为经过LDD IMP的STI刻蚀后产生高度缺陷的示意图；
[0025]图3显示为去除伪栅极多晶硅后还存在多晶硅残留的示意图；
[0026]图4显示为存在硅残留的金属栅结构的透镜电子示意图；
[0027]图5显示为沿X方向的透镜电子示意图；
[0028]图6显示为沿Y方向的透镜电子示意图；
[0029]图7显示为本专利技术实施例的金属栅的测试结构的示意图；
[0030]图8显示为本专利技术实施例的金属栅的测试方法的流程图。
具体实施方式
[0031]以下基于实施例对本专利技术进行描述，但是本专利技术并不仅仅限于这些实施例。在下文对本专利技术的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本专利技术。为了避免混淆本专利技术的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。
[0032]此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。
[0033]除非上下文明确要求，否则整个申请文件中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。
[0034]在本专利技术的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本专利技术的描述中，除非另有说明，“多个”的含义是两个或两个以上。
[0035]WAT(Wafer acceptance test，晶圆验收测试)是在工艺流程结束后对芯片做的电性测量，用来检验各段工艺流程是否符合标准，测试项目包括器件特性测试、电容测试、接触电阻测试、击穿测试等。
[0036]随着半导体技术的发展，晶体管的尺寸不断的缩小，先进逻辑芯片工艺已经达到28纳米节点以下的工艺制程。28纳米以下的工艺中，通常采用具有高介电常数栅介质层的金属栅，通常缩写为HKMG，其中HK表示高介电常数(HK)的栅介质层，MG表示金属栅。
[0037]HKMG的形成工艺中，通常先形成伪栅结构，伪栅结构通常采用由栅介质层和多晶硅栅叠加而成的结构。利用伪栅结构形成组件如NMOS器件或PMOS器件的源区和漏区等工艺结构之后，再将伪栅结构去除，然后在伪栅结构去除的区域形成HKMG结构。然而，形成的金属栅常常出现稳定性差的问题，如图4、图5和图6所示，采用透射电子显微镜(TEM)对半导体器件中缺陷进行测试，发现存在多晶硅残留，究其原因，是由于DDDMOS的结构特殊性，金属
栅制备过程中STI会产生高度缺陷，而STI较低会电子多晶硅完全去除困难，不能实现完全替换为金属，金属栅替换失败。
[0038]为了检查出稳定性差、替换失败的金属栅，本专利技术提供一种特别设计的金属栅测试结构，该结构对于DDD MOS由于STI较低所造成的伪栅极无法完全置换问题十分敏感。在出货前的WAT测试中，通过测试该图形的电阻值，就能判断晶圆中是否存在伪栅极替换不良的问题。下面结合附图并通过具体实施方式来进一步说明本专利技术的技术方案。
[0039]图7显示为本专利技术实施例的金属栅的测试结构的示意图。如图7所示，本专利技术实施例的金属栅的测试结构包括若干相互间隔设置的有源区11、位于有源区11两端的LDD区12和横跨有源区11并且在有源区11上蛇形分布的金属栅。
[0040]本专利技术实施例中，衬底中包括多个有源区11，有源区11的数量越多，越有利于提高测试的可靠性。其中，有源区11的数量并不做具体的限制。有源区11之间通过STI隔离。
[0041]本专利技术实施例中，有源区11为长条状，从左向右依次平行排布，有源区11之本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种金属栅的测试结构，其特征在于，包括：若干相互间隔设置的有源区；横跨所述有源区并且在所述有源区上蛇形分布的金属栅；位于所述有源区两端的LDD区；以及第一和第二焊垫。2.根据权利要求1所述的金属栅的测试结构，其特征在于，所述有源区为长条状，从左向右依次平行排布。3.根据权利要求2所述的金属栅的测试结构，其特征在于，所述有源区之间间隔的间距从设计规则最小值逐渐变大。4.根据权利要求1所述的金属栅的测试结构，其特征在于，分布于所述有源区上的所述金属栅首尾连接构成一串联结构。5.根据权利要求1所述的...

【专利技术属性】
技术研发人员：夏禹，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：