使用主机存储器缓冲器的存储器叠加制造技术

将两个或更多个叠加区段从存储器子系统的非易失性存储器装置复制到驻留于与所述存储器子系统通信的主机系统的第一易失性存储器装置上的第一存储器缓冲器。每一叠加区段包含一组相应的可执行指令。将第一叠加区段从所述主机存储器缓冲器复制到驻留于所述存储器子系统的第二易失性存储器装置上的第二存储器缓冲器。执行驻留于所述第二存储器缓冲器中的所述第一叠加区段中所包含的第一组可执行指令。将第二叠加区段从所述主机存储器缓冲器复制到所述第二存储器缓冲器。执行驻留于所述第二存储器缓冲器中的所述第二叠加区段中所包含的第二组可执行指令。包含的第二组可执行指令。包含的第二组可执行指令。

【技术实现步骤摘要】
【国外来华专利技术】使用主机存储器缓冲器的存储器叠加


[0001]本公开的实施例大体上涉及存储器子系统，且更明确来说，涉及使用主机存储器缓冲器的存储器叠加。

技术介绍

[0002]存储器子系统可包含存储数据的一或多个存储器装置。存储器装置可为例如非易失性存储器装置及易失性存储器装置。一般来说，主机系统可利用存储器子系统来将数据存储在存储器装置处及从所述存储器装置检索数据。
附图说明
[0003]从下文给出的详细描述及从本公开的各个实施例的附图将更加完全地理解本公开。然而，图式不应理解为将本公开限于特定实施例，而仅是为了解释及理解。
[0004]图1说明根据本公开的一些实施例的包含存储器子系统的实例计算环境。
[0005]图2说明根据本公开的一些实施例的使用主机存储器缓冲器的存储器叠加。
[0006]图3是根据本公开的一些实施例的用于使用主机存储器缓冲器执行存储器叠加的实例方法的流程图。
[0007]图4是根据本公开的一些实施例的用于使用主机存储器缓冲器执行存储器叠加的另一实例方法的流程图。
[0008]5A到C说明根据本公开的一些实施例的使用主机存储器缓冲器在存储器子系统处进行的存储器叠加。
[0009]图6是本公开的实施例可操作于其中的实例计算机系统的框图。
具体实施方式
[0010]本公开的方面涉及用于使用主机系统存储器缓冲器进行存储器叠加的系统及方法。存储器子系统可为存储装置、存储器模块或存储装置与存储器模块的混合。下文结合图1描述存储装置及存储器模块的实例。一般来说，主机系统可利用包含一或多个存储器组件(在下文也称为“存储器装置”)的存储器子系统。主机系统可提供将存储在存储器子系统处的数据且可请求将从存储器子系统检索的数据。
[0011]存储器子系统可包含每一者与不同存储器延时相关联的多个存储器装置。存储器存取延时是指服务于对存储在存储器装置处的数据或代码的请求所经过的时间量。在一些常规系统中，存储器子系统控制器可将存储于展现高存取延时的存储器装置(称为高延时存储器装置)处的第一代码区段复制到与较低存取延时相关联的存储器装置(称为低延时存储器装置)。举例来说，低延时存储器装置可为动态随机存取存储器(DRAM)装置，且高延时存储器装置可为非易失性存储器装置(例如快闪存储器装置)。存储器子系统控制器可执行驻留于低延时存储器装置上的第一代码区段。在一些例子中，第一代码区段可包含对存储于高延时存储器装置处的第二代码区段的引用(即跳转指令)。存储器子系统控制器可从
低延时存储器装置移除第一代码区段且将第二代码区段从高延时装置复制到低延时装置。接着，存储器子系统控制器可执行驻留于低延时存储器装置上的第二代码区段。此技术称为存储器叠加(memory overlay/memory overlaying)。
[0012]存储器叠加可用于减小整体存储器子系统延时。举例来说，在包含DRAM装置的存储器子系统中，存储器子系统控制器可将存储于非易失性存储器装置(例如NAND快闪存储器装置)处的代码区段叠加到DRAM装置。然而，一些存储器子系统不包含DRAM装置且代替地仅包含静态RAM(SRAM)装置或紧耦合存储器(TCM)装置。SRAM装置及/或TCM装置的存储容量可显著小于非易失性存储器装置的存储容量。因此，可在给定时间将存储于高延时存储器装置处的仅一小部分代码复制到低延时存储器装置。存储器子系统控制器执行大量的复制操作来在存储器子系统操作期间将代码从高延时存储器装置复制到低延时存储器装置。由于大量的复制操作及与高延时存储器装置相关联的高延时，整体存储器子系统延时的减小最好是最小的。
[0013]本公开的方面通过具有在存储器子系统操作期间使用主机系统的存储器缓冲器(在本文中称为主机存储器缓冲器)来促进存储器叠加的存储器子系统来解决上述及其它缺点。主机存储器缓冲器可为与低于高延时存储器装置(例如非易失性存储器装置)的延时相关联的存储器装置的部分。举例来说，主机存储器缓冲器可驻留于主机系统的DRAM装置上。
[0014]例如非易失性存储器装置的高延时存储器装置可存储多个叠加区段，每一叠加区段包含在存储器子系统操作期间将执行的一或多个代码区段。每一代码区段可包含由存储器子系统控制器执行的一组一或多个可执行指令。在存储器子系统初始化期间，存储器子系统控制器可将存储于高延时存储器装置处的叠加区段的至少一部分复制到主机存储器缓冲器。响应于确定特定代码区段将由存储器子系统控制器执行，存储器子系统控制器可识别包含特定代码区段的第一叠加区段并确定第一叠加区段是否存在于主机存储器缓冲器中。响应于确定第一叠加区段存在于主机存储器缓冲器中，存储器子系统控制器可将第一叠加区段复制到驻留于存储器子系统的低延时存储器装置(例如SRAM装置、TCM装置等)上的缓冲器(称为存储器子系统缓冲器)。存储器子系统控制器可从存储器子系统缓冲器执行包含于第一叠加区段中的特定代码区段。存储器子系统控制器可确定另一代码区段将由存储器子系统控制器执行。响应于确定包含代码区段的第二叠加区段存在于主机存储器缓冲器中，存储器子系统控制器可从存储器子系统缓冲器移除第一叠加区段且将第二叠加区段从主机存储器缓冲器复制到存储器子系统缓冲器。接着，存储器子系统控制器可从存储器子系统缓冲器执行包含于第二叠加区段中的代码区段。
[0015]本公开的优点包含(但不限于)存储器子系统的整体系统延时减小及整体存储器子系统性能增加。存储于高延时存储器装置(例如非易失性存储器装置)处的叠加区段在存储器子系统初始化期间复制到低延时存储器装置(例如DRAM装置)的主机存储器缓冲器。在存储器子系统操作期间，存储器子系统控制器可将叠加区段从主机存储器缓冲器(而非高延时存储器装置)复制到存储器子系统缓冲器。通过从主机存储器缓冲器(而非高延时存储器装置)复制数据，高延时存储器装置与存储器子系统缓冲器之间的复制操作的数目显著减小，借此减小整体系统延时并增加整体系统性能。此外，由于主机存储器缓冲器驻留于低延时存储器装置(例如DRAM存储器装置)上，可存取存储于主机存储器缓冲器处的数据且可
比从高延时存储器装置复制到存储器子系统缓冲器的数据更快地将其复制到存储器子系统缓冲器，借此进一步减小整体系统延时并增加整体系统性能。
[0016]图1说明根据本公开的一些实施例的包含存储器子系统110的实例计算系统100。存储器子系统110可包含媒体，例如一或多个易失性存储器装置(例如存储器装置140)、一或多个非易失性存储器装置(例如存储器装置130)或此类装置的组合。
[0017]存储器子系统110可为存储装置、存储器模块或存储装置与存储器模块的混合。存储装置的实例包含固态驱动器(SSD)、快闪驱动器、通用串行总线(USB)快闪驱动器、嵌入式多媒体控制器(eMMC)驱动器、通用快闪存储(UFS)驱动器、安全数字(SD)卡及硬盘驱动器(HDD)。存储器模块的实例包含双列直插式存储器模块(DIMM)、小形DIMM(SO
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【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种方法，其包括：由存储器子系统的处理装置将多个叠加区段从所述存储器子系统的非易失性存储器装置复制到驻留于与所述存储器子系统通信的主机系统的第一易失性存储器装置上的第一存储器缓冲器，其中所述多个叠加区段中的每一叠加区段包括一组相应的可执行指令；将所述多个叠加区段中的第一叠加区段从所述第一存储器缓冲器复制到驻留于所述存储器子系统的第二易失性存储器装置上的第二存储器缓冲器；由所述存储器子系统的所述处理装置执行驻留于所述第二存储器缓冲器中的所述第一叠加区段中所包含的第一组可执行指令；将所述多个叠加区段中的第二叠加区段从所述第一存储器缓冲器复制到所述第二存储器缓冲器；及由所述存储器子系统的所述处理装置执行驻留于所述第二存储器缓冲器中的所述第二叠加区段中所包含的第二组可执行指令。2.根据权利要求1所述的方法，其进一步包括：将存储于所述非易失性存储器装置处的一或多组可执行指令指派到所述多个叠加区段中的相应叠加区段。3.根据权利要求2所述的方法，其进一步包括：识别存储于所述非易失性存储器装置处的所述第一组可执行指令及所述第二组可执行指令，其中所述第一组可执行指令与第一执行频率相关联，且所述第二组可执行指令与第二执行频率相关联，其中响应于确定所述第一执行频率低于所述第二执行频率，所述第一组可执行指令经指派到所述第一叠加区段且所述第二组可执行指令经指派到所述第二叠加区段。4.根据权利要求2所述的方法，其进一步包括：确定所述第一组可执行指令中的指令是否包含对第三组可执行指令中的额外指令的引用，其中响应于确定所述第一组可执行指令中的所述指令包含对所述第三组可执行指令中的所述额外指令的引用，所述第一组可执行指令及所述第三组可执行指令经指派到所述第一叠加区段。5.根据权利要求1所述的方法，其进一步包括：确定在所述第二存储器缓冲器上空间是否可用于将所述第二叠加区段从所述第一存储器缓冲器复制到所述第二存储器缓冲器；及响应于确定在所述第二存储器缓冲器上空间不可用，从所述第二存储器缓冲器移除所述第一叠加区段，其中响应于从所述第二存储器缓冲器移除所述第一叠加区段，将所述第二叠加区段从所述第一存储器缓冲器复制到所述第二存储器缓冲器。6.根据权利要求1所述的方法，其进一步包括：分配所述第一存储器缓冲器的一或多个部分以用于所述多个叠加区段的复制，其中所述第一叠加区段及所述第二叠加区段经复制到所述第一存储器缓冲器的所述一或多个经分配部分。7.根据权利要求6所述的方法，其进一步包括：
基于所述第一存储器缓冲器的所述一或多个经分配部分的大小或数目中的至少一者来确定将复制到所述第一存储器缓冲器的所述一或多个经分配部分的所述多个叠加区段的数目。8.一种存储器子系统，其包括：第一易失性存储器装置，其包括第一存储器缓冲器；非易失性存储器装置，其经配置以存储多个叠加区段，其中所述多个叠加区段中的每一叠加区段包括一组相应的可执行指令；主机接口，其用于与主机系统通信；及处理装置，其用于：确定第一组可执行指令经包含于所述多个叠加区段中的第一叠加区段中；响应于确定所述多个叠加区段中的所述第一叠加区段不存在于所述存储器子系统的所述第一易失性存储器装置上，经由所述主机接口将所述第一叠加区段从所述主机系统的第二易失性存储器装置的第二存储器缓冲器复制到所述第一易失性存储器装置的所述第一存储器缓冲器；及执行驻留于所述第一存储器缓冲器中的所述第一组可执行指令。9.根据权利要求8所述的存储器子系统，其进一步包括：响应于确定所述多个叠加区段中的所述第一叠加区段不存在于所述主机系统的所述第二易失性存储器装置上，经由所述主机接口将所述第一叠加区段从所述非易失性存储器装置复制到所述主机系统的所述第二易失性存储器装置的所述第二存储器缓冲器。10.根据权利要求8所述的存储器子系统，其中为了确定所述第一组可执行指令经包含于所述第一叠加区段中，所述处理装置将：将所述第一组可执行指令的存储器地址作为参数值提供给叠加区段识别函数；及接收所述第一组可执行指令经包含于所述第一叠加区段中的指...

【专利技术属性】
技术研发人员：魏猛，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：