半导体器件的制造方法技术

本发明专利技术提供了一种半导体器件的制造方法，包括：提供一表面开设有第一沟槽的基底，第一沟槽中填充的第一金属层的表面低于基底的表面；形成第一介质层覆盖于基底表面和第一金属层表面，第一金属层上第一介质层中形成第二沟槽；形成第二介质层，至少填满第二沟槽；去除第二介质层和第一介质层，去除过程中第一介质层的第二表面位于一临时界面，临时界面远离第一介质层的第一表面一侧保留部分厚度第二介质层，去除保留的部分厚度第二介质层后去除第一金属层上的介质层，以形成暴露出第一金属层和第一沟槽外围基底的第三沟槽。本发明专利技术的技术方案能够避免产生带电的金属球附着在半导体器件表面，从而提升半导体器件的良率。从而提升半导体器件的良率。从而提升半导体器件的良率。

【技术实现步骤摘要】
半导体器件的制造方法


[0001]本专利技术涉及半导体集成电路制造领域，特别涉及一种半导体器件的制造方法。

技术介绍

[0002]在TOF(Time
‑
of
‑
Flight，飞行时间)芯片的制造工艺中，会在衬底中形成深沟槽隔离结构，并在深沟槽隔离结构的顶部形成一沟槽，且沟槽暴露出深沟槽隔离结构外围的衬底，以将衬底电引出。但是，在现有的制造工艺中会产生一些问题。
[0003]参阅图1a～图1e，现有工艺的步骤包括：
[0004]首先，形成高K介质层12覆盖于衬底11上，并形成贯穿高K介质层12和部分厚度的衬底11的深沟槽(未图示)，形成氧化层13于深沟槽的内表面以及高K介质层12上，形成金属层14填充于深沟槽中且覆盖于高K介质层12上的氧化层13上，去除覆盖于氧化层13上的金属层14，以使得深沟槽中的氧化层13和金属层14构成深沟槽隔离结构；其中，为了将覆盖于氧化层13上的金属层14去除完全，会对金属层14进行过刻蚀，从而导致深沟槽中的金属层14的顶面低于高K介质层12上的氧化层13的顶面，如图1a所示；
[0005]然后，如图1b所示，沉积缓冲氧化层15覆盖于金属层14和氧化层13上；其中，由于深沟槽中的金属层14的顶面低于高K介质层12上的氧化层13的顶面，使得在金属层14上的缓冲氧化层15中形成第一沟槽16；
[0006]然后，如图1c～图1d所示，形成图案化的光刻胶层17于缓冲氧化层15上，并以图案化的光刻胶层17为掩膜干法刻蚀缓冲氧化层15、氧化层13和高K介质层12，以形成暴露出深沟槽中的金属层14以及深沟槽外围的衬底11的第二沟槽18；其中，在干法刻蚀形成第二沟槽18的过程中，由于金属层14上的缓冲氧化层15中形成第一沟槽16，使得金属层14上的缓冲氧化层15的顶面低于衬底11上的缓冲氧化层15的顶面，导致金属层14会在衬底11之前先被刻蚀暴露出来，暴露出来的金属层14在衬底11暴露之前会继续被刻蚀而产生含有金属的聚合物19附着在第二沟槽18的内表面上，而聚合物19在干法刻蚀产生的等离子体的轰击作用下会产生带电的金属球D1(如图1e所示)落在缓冲氧化层15上，导致后续制程异常。
[0007]因此，如何避免深沟槽隔离结构中的金属层在衬底之前被刻蚀暴露出来，进而避免产生带电的金属球附着在器件表面是目前亟需解决的问题。

技术实现思路

[0008]本专利技术的目的在于提供一种半导体器件的制造方法，能够避免产生带电的金属球附着在半导体器件表面，从而提升半导体器件的良率。
[0009]为实现上述目的，本专利技术提供了一种半导体器件的制造方法，包括：
[0010]提供一基底，所述基底表面开设有第一沟槽，所述第一沟槽中填充有第一金属层，所述第一金属层的表面低于所述基底的表面；
[0011]形成第一介质层覆盖于所述基底表面和所述第一金属层表面，所述第一金属层上第一介质层中形成第二沟槽，所述第一介质层具有与所述基底接触面所在面的第一表面以
及与所述第一表面相对的第二表面；
[0012]形成第二介质层，所述第二介质层至少填满所述第二沟槽；
[0013]以图形化的掩膜版为掩膜去除所述第二介质层和所述第一介质层，去除过程中所述第二表面逐渐靠近所述第一表面直至与所述第一表面重合，其中，去除过程中所述第二表面位于一临时界面，所述临时界面远离所述第一表面一侧的第一介质层被去除且所述临时界面远离所述第一表面一侧保留部分厚度第二介质层，去除所述保留的部分厚度第二介质层后去除所述第一金属层上的介质层，以形成暴露出所述第一金属层和所述第一沟槽外围基底的第三沟槽，所述临时界面为所述第一介质层内一水平面。
[0014]可选地，去除所述保留的部分厚度第二介质层后所述第一金属层上方介质层新形成表面不低于所述第一沟槽外围基底上方介质层新形成表面。
[0015]可选地，去除所述保留的部分厚度第二介质层后所述第一金属层上方介质层新形成表面与所述第一沟槽外围基底上方介质层新形成表面高度差小于
[0016]可选地，采用干法刻蚀工艺去除所述第二介质层和所述第一介质层，所述干法刻蚀工艺对所述第二介质层刻蚀速率小于所述干法刻蚀工艺对所述第一介质层刻蚀速率。
[0017]可选地，所述第二介质层与所述第一介质层的刻蚀选择比为1:5～1:2。
[0018]可选地，所述基底包括衬底和覆盖在所述衬底上的第三介质层。
[0019]可选地，所述第二沟槽底面不低于所述第三介质层表面，所述临时界面为所述第二沟槽底面所在面；
[0020]去除所述保留的部分厚度第二介质层后所述第一金属层上方介质层包括填充于所述第一沟槽内的第一介质层；
[0021]去除所述第三介质层和/或部分所述衬底、所述第一金属层上方介质层以形成暴露所述第一金属层和所述衬底的第三沟槽。
[0022]可选地，所述第二沟槽底面低于所述第三介质层表面，所述临时界面为所述第一表面所在面；
[0023]去除所述保留的部分厚度第二介质层后所述第一金属层上方介质层包括填充于所述第一沟槽内的第一介质层以及被所述第一沟槽内的第一介质层包裹的所述第二沟槽内的第二介质层；
[0024]去除所述第三介质层和/或部分所述衬底、所述第一金属层上方介质层以形成暴露所述第一金属层和所述衬底的第三沟槽。
[0025]可选地，所述第二介质层为底部抗反射材料，采用涂覆工艺填充所述第二介质层于所述第二沟槽中。
[0026]可选地，所述半导体器件的制造方法还包括：
[0027]形成第二金属层填充于所述第三沟槽中。
[0028]与现有技术相比，本专利技术的半导体器件的制造方法，当基底表面开设的第一沟槽中填充的第一金属层的表面低于基底的表面时，在形成第一介质层覆盖于所述基底表面和所述第一金属层表面之后，使得所述第一金属层上的第一介质层中形成第二沟槽，本专利技术提供的半导体器件的制造方法通过形成至少填满所述第二沟槽的第二介质层，且以图形化的掩膜版为掩膜去除所述第二介质层和所述第一介质层，去除过程中所述第一介质层的第二表面逐渐靠近所述第一介质层的第一表面直至与所述第一表面重合，其中，去除过程中
所述第二表面位于一临时界面，所述临时界面远离所述第一表面一侧的第一介质层被去除且所述临时界面远离所述第一表面一侧保留部分厚度第二介质层，去除所述保留的部分厚度第二介质层后去除所述第一金属层上的介质层，以形成暴露出所述第一金属层和所述第一沟槽外围基底的第三沟槽，所述临时界面为所述第一介质层内一水平面，使得所述第一金属层能够在所述第一沟槽外围的衬底之后暴露或者与所述第一沟槽外围的衬底同时暴露，避免所述第一金属层在所述第一沟槽外围的衬底之前暴露，进而避免产生带电的金属球附着在半导体器件表面，从而提升半导体器件的良率。
附图说明
[0029]图1a～图1e是一种半导体器件的制造过程中的器件示意图；
[0030]图2是本专利技术一实施例的半导体器件的制造方法本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，包括：提供一基底，所述基底表面开设有第一沟槽，所述第一沟槽中填充有第一金属层，所述第一金属层的表面低于所述基底的表面；形成第一介质层覆盖于所述基底表面和所述第一金属层表面，所述第一金属层上第一介质层中形成第二沟槽，所述第一介质层具有与所述基底接触面所在面的第一表面以及与所述第一表面相对的第二表面；形成第二介质层，所述第二介质层至少填满所述第二沟槽；以图形化的掩膜版为掩膜去除所述第二介质层和所述第一介质层，去除过程中所述第二表面逐渐靠近所述第一表面直至与所述第一表面重合，其中，去除过程中所述第二表面位于一临时界面，所述临时界面远离所述第一表面一侧的第一介质层被去除且所述临时界面远离所述第一表面一侧保留部分厚度第二介质层，去除所述保留的部分厚度第二介质层后去除所述第一金属层上的介质层，以形成暴露出所述第一金属层和所述第一沟槽外围基底的第三沟槽，所述临时界面为所述第一介质层内一水平面。2.如权利要求1所述的半导体器件的制造方法，其特征在于，去除所述保留的部分厚度第二介质层后所述第一金属层上方介质层新形成表面不低于所述第一沟槽外围基底上方介质层新形成表面。3.如权利要求2所述的半导体器件的制造方法，其特征在于，去除所述保留的部分厚度第二介质层后所述第一金属层上方介质层新形成表面与所述第一沟槽外围基底上方介质层新形成表面高度差小于4.如权利要求1所述的半导体器件的制造方法，其特征在于，采用干法刻蚀工艺去除所述第二介质层和所述第一介质层，所述干法刻蚀工艺对所述...

【专利技术属性】
技术研发人员：史航，谢岩，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：