一种基于CPLD芯片实现多个FPGA烧录的装置及方法制造方法及图纸

本发明专利技术揭示了一种基于CPLD芯片实现多个FPGA烧录的装置及方法，装置包括JTAG连接器和CPLD芯片，JTAG连接器与上位机连接，CPLD芯片与JTAG连接器及待烧录FPGA芯片连接，CPLD芯片具有多个选择信号输入接口，每个选择信号输入接口对应一FPGA芯片，CPLD芯片根据选择信号输入接口输入的选择信号控制对应的FPGA芯片与JTAG连接器相连通，以将上位机中的配置文件烧录至对应的FPGA芯片中。本发明专利技术在进行FPGA芯片烧录时能够确保信号完整性，同时避免造成FPGA芯片的损坏及误操作，提高烧录的稳定性。提高烧录的稳定性。提高烧录的稳定性。

【技术实现步骤摘要】
一种基于CPLD芯片实现多个FPGA烧录的装置及方法


[0001]本专利技术涉及FPGA芯片烧录
，尤其涉及一种基于CPLD芯片实现多个FPGA烧录的装置及该装置实现多个FPGA烧录的方法。

技术介绍

[0002]FPGA(Filed Programmable Gate Array，现场可编程门阵列)是目前大规模应用的一种主流集成电路。由于其具有重配置属性，即其上的每个IO信号接口可根据实际需求进行配置编程，因而较ASIC而言，具有灵活性强的优点，可广泛应用于芯片仿真板、网络处理节点等场景中。
[0003]目前，单颗FPGA的应用，已经无法满足大规模板卡的需求，需要使用多颗FPGA芯片，如在芯片仿真板、网络节点板等场景中需要用到多颗FPGA芯片等。同时，主流高端FPGA芯片为了提高信号接口速率及处理性能，具有IO电平低、抗干扰能力弱的特点。这些FPGA芯片在实际使用时需要将以硬件描述语言完成的电路设计，经过简单的综合与布局，快速的烧录至其内，以进行验证。如图所示，多颗FPGA烧录时，采用单一JTAG接口(JTAG Header)，以菊花链形式将所有芯片级联实现烧录。该方式存在如下缺点：(1)由于菊花链拓扑的复杂性，TCK和TMS两个信号需要连接到菊花链中的所有FPGA芯片，信号链路上阻抗的不连续，会导致信号反射，从而影响信号完整性，产生信号过冲、毛刺、边沿抖动等情况。并且，一旦出现信号完整性问题，轻则影响信号速率，导致TCK降频影响烧写速度，重则直接导致烧录失败；(2)由于驱动源的驱动能力有限，当菊花链中的芯片超过3个以上时，TCK及TMS需要加缓冲器以增强驱动能力，会增加电路的复杂性及设计成本；(3)由于JTAG接口直连FPGA芯片，当插拔排针或者存在EMI干扰时容易对FPGA芯片造成直接影响或损坏；而且插拔时如若发生静电击穿，对FPGA的损坏是不可逆的，造成成本增加；(4)不同的FPGA烧录不同的FPGA配置时，易出现操作失误。

技术实现思路

[0004]本专利技术的目的在于提供一种基于CPLD芯片实现多个FPGA烧录的装置及，能够确保信号完整性的同时避免造成FPGA芯片的损坏及误操作，提高烧录的稳定性。同时，本专利技术还提供一种基于该装置实现多个FPGA烧录的方法。
[0005]为实现上述目的，本专利技术提出一种基于CPLD芯片实现多个FPGA烧录的装置，所述装置包括：
[0006]JTAG连接器，所述JTAG连接器用于连接上位机；
[0007]CPLD芯片，所述CPLD芯片与所述JTAG连接器相连，所述CPLD芯片具有用于连接所述JTAG连接器的IO信号接口、若干个用于连接待烧录FPGA芯片的FPGA烧录接口及若干个用于输入选择信号的选择信号输入接口，每个所述FPGA烧录接口对应一路选择信号输入接口，所述CPLD芯片根据选择信号输入接口输入的选择信号控制对应的FPGA烧录接口与JTAG连接器相连通，以将上位机中的配置文件烧录至对应的FPGA芯片中。
[0008]作为本专利技术所述的装置的一种改进，所述FPGA烧录接口包括TCK接口、TMS接口、TDI接口和TDO接口，所述TCK接口、TMS接口、TDI接口和TDO接口均通过配置CPLD芯片上的IO信号接口形成。
[0009]作为本专利技术所述的装置的一种改进，每个所述选择信号输入接口输入低电平信号时CPLD芯片控制对应的FPGA烧录接口与JTAG连接器相连通。
[0010]作为本专利技术所述的装置的一种改进，每个所述选择信号输入接口占用一个CPLD芯片的IO信号接口，该IO信号接口通过外部上拉电路与外部跳线帽连接器相连。
[0011]作为本专利技术所述的装置的一种改进，所述跳线帽连接器为2引脚连接器，其中一个引脚接输入选择信号，另一个引脚接地，且在2个引脚通过跳线帽相连时，所述输入选择信号被拉至低电平。
[0012]本专利技术还揭示了一种CPLD芯片实现多个FPGA烧录的方法，所述方法包括：
[0013]S100，将待烧录的FPGA芯片与CPLD芯片上的FPGA烧录接口相连，同时，将JTAG连接器与上位机相连；
[0014]S200，选择需要烧录的FPGA芯片，并通过对应的选择信号输入接口中输入选择信号；
[0015]S300，CPLD芯片在接收到选择信号后控制对应的FPGA烧录接口与JTAG连接器相连通，以将上位机中的配置文件烧录至对应的FPGA芯片中。
[0016]作为本专利技术所述的方法的一种改进，所述选择信号输入接口输入低电平信号时CPLD芯片控制对应的FPGA JTAG信号接口与外扩的JTAG连接器相连通。
[0017]本专利技术的有益效果是：
[0018](1)本专利技术通过采用CPLD芯片来进行多个FPGA芯片的烧录，避免直接操作FPGA芯片的FPGA JTAG接口，进而避免了因人体静电而造成的FPGA芯片损坏。同时，该装置所形成的信号链路无残桩(Stub)，PCB走线简单，避免影响信号完整性。
[0019](2)本专利技术通过CPLD芯片进行电压转换，将低电平信号转换为高电平信号，如1.2V或1.8V接口转换为3.3V接口，避免了因某些FPGA芯片信号电平较低导致其JTAG接口稳定性降低的问题，提高烧录装置的稳定性。
附图说明
[0020]图1是现有技术中多个FPGA芯片烧录时连接示意图；
[0021]图2是本专利技术一实施例中基于CPLD芯片实现多个FPGA烧录的装置的结构图；
[0022]图3是基于图2中的装置实现多个FPGA烧录的方法流程图。
具体实施方式
[0023]下面将结合本专利技术的附图，对本专利技术实施例的技术方案进行清楚、完整的描述。
[0024]现有技术中，多个FPGA芯片在进行烧录时采用菊花链(Dasiy Chain)形式进行连接，而此种连接方式不仅容易影响信号完整性，而且也容易产生误操作及FPGA芯片损坏等问题。本专利技术通过采用CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件)芯片实现多个FPGA(Field
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Programmable Gate Array，现场可编程门阵列)芯片的烧录，在进行FPGA芯片烧录时，能够确保信号完整性，同时，能够避免造成FPGA芯片的损坏及误操
作，提高烧录的稳定性。
[0025]如图2所示，为本专利技术所揭示的一种基于CPLD芯片实现多个FPGA烧录的装置，包括JTAG(Joint Test Action Group，联合测试工作组)连接器和CPLD芯片。其中，JTAG连接器与CPLD芯片相连，其是一种连接器，用于通过JTAG线缆与外部下载器连接，该外部下载器可通过JTAG线缆(JTAG Cable)与运行QuartusII等软件的上位机相连，也即是说该JTGA连接器可与上位机进行通信。CPLD芯片是一种大规模可编程逻辑器件，其具有若干个IO信号接口、若干个FPGA烧录接口和若干个选择信号输入接口，其中，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于CPLD芯片实现多个FPGA烧录的装置，所述装置包括：JTAG连接器，所述JTAG连接器用于连接上位机；CPLD芯片，所述CPLD芯片与所述JTAG连接器相连，所述CPLD芯片具有用于连接所述JTAG连接器的IO信号接口、若干个用于连接待烧录FPGA芯片的FPGA烧录接口及若干个用于输入选择信号的选择信号输入接口，每个所述FPGA烧录接口对应一路选择信号输入接口，所述CPLD芯片根据选择信号输入接口输入的选择信号控制对应的FPGA烧录接口与JTAG连接器相连通，以将上位机中的配置文件烧录至对应的FPGA芯片中。2.根据权利要求1所述的装置，所述FPGA烧录接口包括TCK接口、TMS接口、TDI接口和TDO接口，所述TCK接口、TMS接口、TDI接口和TDO接口均通过配置CPLD芯片上的IO信号接口形成。3.根据权利要求1所述的装置，每个所述选择信号输入接口输入低电平信号时CPLD芯片控制对应的FPGA烧录接口与JTAG连接器相连通。4.根据权利要求1所...

【专利技术属性】
技术研发人员：尚建力，张志军，卢增辉，
申请(专利权)人：苏州盛科通信股份有限公司，
类型：发明
国别省市：