一种JTAG控制装置制造方法及图纸

本发明专利技术涉及一种JTAG控制装置，其包括：主TAP控制器和多个从TAP控制器；第一选择单元，连接主TAP控制器和每个从TAP控制器的测试时钟信号，配置为根据主TAP控制器中的第一寄存器选通主TAP控制器与任意从TAP控制器之间的测试时钟信号；第二选择单元，连接主TAP控制器和每个从TAP控制器的测试数据输入信号，配置为根据主TAP控制器中的第二寄存器选通主TAP控制器与任意从TAP控制器之间的测试数据信号；第三选择单元，与主TAP控制器和每个TAP控制器的输出数据信号连接，配置为根据主TAP控制器中的第三寄存器将主TAP控制器和多个从TAP控制器的输出之一作为JTAG的测试数据输出端口。端口。端口。

【技术实现步骤摘要】
一种JTAG控制装置


[0001]本专利技术涉及电子控制
，尤其涉及一种JTAG控制装置。

技术介绍

[0002]在超大规模数字集成电路设计中，尤其是SoC(System on Chip，系统级芯片)，因为功能复杂，性能完整，整个芯片设计一般分为不同的功能模块。总的设计流程是先完成单个功能模块的设计和验证，然后整个成一个大的芯片。在芯片级测试中，模块之间，模块与外部之间，目前使用的最多的是基于JTAG(Joint Test Action Group，联合测试工作组)协议的通讯及其扩展。因此，在ATE(Automatic Test Equipment，自动测试设备)测试向量中，设计工程师和DFT(Design For Test，用于芯片测试而设计的电路)工程师通常需要提供基于JTAG指令的ATE测试向量，将该ATE测试向量交给ATE测试工程师用来进行ATE测试。而一个完整的JTAG TAP(Test Access Port，测试访问端口)由16位状态机组成，所有的测试指令围绕JTAG作开发完成。
[0003]传统的JTAG连接方式测试向量冗余，模式固化单一，随着SoC规模和复杂度的不断增加，传统JTAG连接方式已经很难满足当前SoC的测试需求。因此，如何实现一种高效灵活的JTAG连接方式来减小测试输入向量，缩短测试时间和节约测试成本变得越来越重要。

技术实现思路

[0004]有鉴于此，有必要针对以上技术问题，提供一种JTAG控制装置，所述装置包括：
[0005]主TAP控制器和多个从TAP控制器；
[0006]第一选择单元，所述第一选择单元连接所述主TAP控制器和每个从TAP控制器的测试时钟信号，配置为根据主TAP控制器中的第一寄存器选通主TAP控制器与任意从TAP控制器之间的测试时钟信号；
[0007]第二选择单元，所述第二选择单元连接所述主TAP控制器和每个从TAP控制器的测试数据输入信号，配置为根据主TAP控制器中的第二寄存器选通主TAP控制器与任意从TAP控制器之间的测试数据信号；
[0008]第三选择单元，所述第三选择单元与所述主TAP控制器和每个TAP控制器的输出数据信号连接，配置为根据主TAP控制器中的第三寄存器将主TAP控制器和多个从TAP控制器的输出之一作为JTAG的测试数据输出端口。
[0009]在一些实施例中，所述主TAP控制器和每个从TAP控制器均包括测试时钟端口、测试复位端口、测试数据输入端口、测试模式选择端口和测试数据输出端口；
[0010]每个从TAP控制器的测试时钟端口均与主TAP控制器的测试时钟端口连接，每个从TAP控制器的测试复位端口均与主TAP控制器的测试复位端口连接。
[0011]在一些实施例中，JTAG的测试时钟端口、测试复位端口、测试数据输入端口、测试模式选择端口分别对应于与所述主TAP控制器的测试时钟端口、测试复位端口、测试数据输入端口、测试模式选择端口。
[0012]在一些实施例中，所述主TAP控制器还包括与每个从TAP控制器对应的第一片选端口，所述第一选择单元包括与每个从TAP控制器对应的开关；
[0013]所述开关的一端与对应从TAP控制器的测试模式选择端口连接，另一端与从TAP控制器对应的第一片选端口连接。
[0014]在一些实施例中，所述开关为与门。
[0015]在一些实施例中，所述主TAP控制器还包括第二片选端口，所述第二选择单元包括与每个从TAP控制器对应的第一选择器；
[0016]每个第一选择器的输出端口与对应从TAP控制器的测试数据输入端口连接，每个第一选择器的第一输入端口与所述主TAP控制器的测试数据输出端口连接，首个从TAP控制器对应的第一选择器的第二输入端与预设参考端连接，任意相邻两个从TAP控制器对应的两个第一选择器中，在后的第一选择器的第二输入端与在前的第一选择器对应的从TAP控制器的测试数据输出端口连接，每个第一选择器的控制端口均与所述第二片选端口连接。
[0017]在一些实施例中，所述预设参考端接地。
[0018]在一些实施例中，所述第一选择器为二选一选择器。
[0019]在一些实施例中，所述主TAP控制器还包括第三片选端口，所述第三选择单元包括第二选择器；
[0020]所述第二选择器具有与每个从TAP控制器对应的输入端口、控制端口和输出端口，所述第二选择器的每个输入端与对应从TAP控制器的测试数据输出端口连接，所述第二选择器的控制端口与所述第三片选端口连接。
[0021]在一些实施例中，所述装置包括单主TAP控制器模式和主从TAP控制器混合模式，其中，所述主从TAP控制器包括单TAP控制器与单从TAP控制器串联模式，多个从TAP控制器串联模式和多个从TAP控制器并联模式。
[0022]本专利技术的上述一种JTAG控制装置，可以根据满足SoC中不同的设计以及测试场景的需求，如单个模块或子系统的层次化设计，单模块或子系统的多实例的测试系统控制，顶层的通用性好，复用性强的连接方式，通过不同模式切换改变电路的连接方式起到减小测试向量和缩短测试时间的目的，进而提高测试效率，显著地降低测试成本，具有较佳的通用性和灵活性。
附图说明
[0023]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
[0024]图1为本专利技术一个实施例提供的一种JTAG控制装置的结构示意图；
[0025]图2为本专利技术一个实施例提供JTAG控制装置的测试流程示意图；
[0026]图3A为本专利技术一个实施例提供的单主TAP控制器模式示意图；
[0027]图3B为本专利技术一个实施例提供的单TAP控制器与单从TAP控制器串联模式示意图；
[0028]图3C为本专利技术一个实施例提供的多个从TAP控制器串联模式示意图；
[0029]图3D为本专利技术一个实施例提供的多个从TAP控制器并联模式示意图。
[0030]【附图标记说明】
[0031]10：主TAP控制器；
[0032]20：从TAP控制器；
[0033]30：第一选择单元；31：开关；
[0034]40：第二选择单元；41：第一选择器；411：第一输入端口；412：第二输入端口；
[0035]50：第三选择单元；51：第二选择器；
[0036]TCK：测试时钟端口；TRST：测试复位端口；TDI：测试数据输入端口；TMS：测试模式选择端口；TDO：测试数据输出端口；
[0037]tms_en：第一片选端口；tdi_sel：第二片选端口；tdo_sel：第三片选端口。
具体实施方式
[0038]为使本专利技术的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种JTAG控制装置，其特征在于，所述装置包括：主TAP控制器和多个从TAP控制器；第一选择单元，所述第一选择单元连接所述主TAP控制器和每个从TAP控制器的测试时钟信号，配置为根据主TAP控制器中的第一寄存器选通主TAP控制器与任意从TAP控制器之间的测试时钟信号；第二选择单元，所述第二选择单元连接所述主TAP控制器和每个从TAP控制器的测试数据输入信号，配置为根据主TAP控制器中的第二寄存器选通主TAP控制器与任意从TAP控制器之间的测试数据信号；第三选择单元，所述第三选择单元与所述主TAP控制器和每个TAP控制器的输出数据信号连接，配置为根据主TAP控制器中的第三寄存器将主TAP控制器和多个从TAP控制器的输出之一作为JTAG的测试数据输出端口。2.根据权利要求1所述的JTAG控制装置，其特征在于，所述主TAP控制器和每个从TAP控制器均包括测试时钟端口、测试复位端口、测试数据输入端口、测试模式选择端口和测试数据输出端口；每个从TAP控制器的测试时钟端口均与主TAP控制器的测试时钟端口连接，每个从TAP控制器的测试复位端口均与主TAP控制器的测试复位端口连接。3.根据权利要求2所述的JTAG控制装置，其特征在于，JTAG的测试时钟端口、测试复位端口、测试数据输入端口、测试模式选择端口分别对应于与所述主TAP控制器的测试时钟端口、测试复位端口、测试数据输入端口、测试模式选择端口。4.根据权利要求2所述的JTAG控制装置，其特征在于，所述主TAP控制器还包括与每个从TAP控制器对应的第一片选端口，所述第一选择单元包括与每个从TAP控制器对应的开关；所述开关的一端与对应从TAP控制器的测试模式...

【专利技术属性】
技术研发人员：马恒，苏建龙，王明明，
申请(专利权)人：山东云海国创云计算装备产业创新中心有限公司，
类型：发明
国别省市：