一种通用时钟架构及服务器制造技术

本发明专利技术提供一种通用时钟架构及服务器，通用时钟架构包括：时钟发生器；晶体，所述晶体配置用于产生25Mhz单端时钟给所述时钟发生器提供时钟；以及主控芯片，所述主控芯片配置用于通过串行外设接口对所述时钟发生器进行配置，使所述时钟发生器产生多个频率的时钟给外部提供时钟。本发明专利技术所用器件数量与传统服务器的时钟架构相比少很多，尤其对环境比较敏感的晶体晶振数量少很多，时钟链路拓扑也简单很多，提高了可靠性和可实现性。提高了可靠性和可实现性。提高了可靠性和可实现性。

【技术实现步骤摘要】
一种通用时钟架构及服务器


[0001]本专利技术涉及时钟架构领域，更具体地，特别是指一种通用时钟架构、系统、设备和存储介质。

技术介绍

[0002]近年来，随着大数据云计算和人工智能的发展，对数据中心基础设施的需求不断增大，因而全球服务器市场份额也在持续增大，同时，随着数据中心业务量的急剧增大，上层业务对底层服务器的稳定性以及硬件成本也提出了巨大的挑战。
[0003]传统的服务器设计中，以x86服务器为例，服务器的整机的时钟分类中，有32.768Khz的RTC(Real Time Clock，实时时钟)、PCIE(peripheral component interconnect express，高速串行计算机扩展总线)链路使用的100Mhz时钟、NCSI(Network Controller Sideband Interface，网络控制器边带接口)链路使用的50Mhz时钟、BMC(Baseboard Management Controller，)使用的24Mhz内核时钟、PCH的LAN(局域网)控制器使用的25Mhz时钟等，这些不同频率的使用，有些是通过晶体产生供给的，有些是使用Clock Generator(时钟发生器)产生再通过Clock Buffer(时钟缓存)扇出多路时钟给到下游设备，因此会使用到不同物料号的时钟器件，有些时钟，例如RTC，在回板后还需要调整精度以及频偏才可以正常使用，这些不同种类的时钟器件会导致时钟拓扑复杂化，由于使用的时钟器件物料种类繁多，如果发生某一个单一器件失效，比如RTC时钟电路中的相位补偿电容失效，会导致整系统的稳定性以及可靠性极大的降低；物料种类繁多也会导致硬件成本增大。
[0004]图1为市场上通用的时钟架构方案，如图1所示，整板上有32.768Khz的RTC、PCIE链路使用的100Mhz时钟、NCSI链路使用的50Mhz时钟、BMC使用的24Mhz内核时钟、PCH的LAN控制器使用的25Mhz时钟等时钟器件组成的时钟架构。使用了多种厂商的多种料号，同时由于时钟链路拓扑复杂，会导致可靠性、成本上增大。

技术实现思路

[0005]有鉴于此，本专利技术实施例的目的在于提出一种通用时钟架构和服务器，本专利技术仅需要简单的硬件时钟链路设计即可完成服务器的时钟系统功能，所用器件数量与传统服务器的时钟架构相比少很多，尤其对环境比较敏感的晶体晶振数量少很多，外围的电阻电容器件也少很多，时钟链路拓扑也简单很多，提高了可靠性和可实现性，完全可以替换传统的时钟架构。
[0006]基于上述目的，本专利技术实施例的一方面提供了一种通用时钟架构，包括如下部件：时钟发生器；晶体，所述晶体配置用于产生25Mhz单端时钟给所述时钟发生器提供时钟；以及主控芯片，所述主控芯片配置用于通过串行外设接口对所述时钟发生器进行配置，使所述时钟发生器产生多个频率的时钟给外部提供时钟。
[0007]在一些实施方式中，通用时钟架构还包括：时钟缓存，配置用于将所述时钟发生器
输出的时钟扇出多路以提供给不同的设备。
[0008]在一些实施方式中，所述时钟发生器配置用于产生32.768khz实时时钟供给PCH用作计时。
[0009]在一些实施方式中，所述时钟发生器配置用于产生24Mhz时钟给基板管理控制器用于内核时钟。
[0010]在一些实施方式中，所述时钟发生器配置用于：产生第一频率的时钟给CPU或高速串行计算机扩展总线设备使用；产生第二频率的时钟给网络控制器边带接口链路的设备使用；以及产生第三频率的时钟给局域网控制器或复杂可编程逻辑器件使用。
[0011]本专利技术实施例的另一方面，提供了一种服务器，所述服务器包括通用时钟架构，所述通用时钟架构包括：时钟发生器；晶体，所述晶体配置用于产生25Mhz单端时钟给所述时钟发生器提供时钟；以及主控芯片，所述主控芯片配置用于通过串行外设接口对所述时钟发生器进行配置，使所述时钟发生器产生多个频率的时钟给外部提供时钟。
[0012]在一些实施方式中，所述服务器还包括：时钟缓存，配置用于将所述时钟发生器输出的时钟扇出多路以提供给不同的设备。
[0013]在一些实施方式中，所述时钟发生器配置用于产生32.768khz实时时钟供给PCH用作计时。
[0014]在一些实施方式中，所述时钟发生器配置用于产生24Mhz时钟给基板管理控制器用于内核时钟。
[0015]在一些实施方式中，所述时钟发生器配置用于：产生第一频率的时钟给CPU或高速串行计算机扩展总线设备使用；产生第二频率的时钟给网络控制器边带接口链路的设备使用；以及产生第三频率的时钟给局域网控制器或复杂可编程逻辑器件使用。
[0016]本专利技术具有以下有益技术效果：仅需要简单的硬件时钟链路设计即可完成服务器的时钟系统功能，所用器件数量与传统服务器的时钟架构相比少很多，尤其对环境比较敏感的晶体晶振数量少很多，外围的电阻电容器件也少很多，时钟链路拓扑也简单很多，提高了可靠性和可实现性，完全可以替换传统的时钟架构。
附图说明
[0017]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
[0018]图1为现有技术中的通用时钟架构的示意图；
[0019]图2为本专利技术提供的通用时钟架构的实施例的示意图。
具体实施方式
[0020]为使本专利技术的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本专利技术实施例进一步详细说明。
[0021]需要说明的是，本专利技术实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应
理解为对本专利技术实施例的限定，后续实施例对此不再一一说明。
[0022]本专利技术实施例的第一个方面，提出了一种通用时钟架构的实施例。图2示出的是本专利技术提供的通用时钟架构的实施例的示意图。如图2所示，本专利技术实施例包括如下部件：
[0023]时钟发生器(图2中的Clock Generator)；
[0024]晶体(图2中的25Mhz晶体)，所述晶体配置用于产生25Mhz单端时钟给所述时钟发生器提供时钟；以及
[0025]主控芯片(图2中的X86/ARM/MIPS/FPGA等平台)，所述主控芯片配置用于通过串行外设接口对所述时钟发生器进行配置，使所述时钟发生器产生多个频率的时钟给外部提供时钟。
[0026]在一些实施方式中，通用时钟架构还包括：时钟缓存，配置用于将所述时钟发生器输出的时钟扇出多路以提供给不同的设备。
[0027]在一些实施方式中，所述时钟发生器配置用于产生32.768khz实时时钟供给PCH用作计时。
[0028]在一些实施方式中，所述时钟发生器配置本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种通用时钟架构，其特征在于，包括如下部件：时钟发生器；晶体，所述晶体配置用于产生25Mhz单端时钟给所述时钟发生器提供时钟；以及主控芯片，所述主控芯片配置用于通过串行外设接口对所述时钟发生器进行配置，使所述时钟发生器产生多个频率的时钟给外部提供时钟。2.根据权利要求1所述的通用时钟架构，其特征在于，通用时钟架构还包括：时钟缓存，配置用于将所述时钟发生器输出的时钟扇出多路以提供给不同的设备。3.根据权利要求1所述的通用时钟架构，其特征在于，所述时钟发生器配置用于产生32.768khz实时时钟供给PCH用作计时。4.根据权利要求1所述的通用时钟架构，其特征在于，所述时钟发生器配置用于产生24Mhz时钟给基板管理控制器用于内核时钟。5.根据权利要求1所述的通用时钟架构，其特征在于，所述时钟发生器配置用于：产生第一频率的时钟给CPU或高速串行计算机扩展总线设备使用；产生第二频率的时钟给网络控制器边带接口链路的设备使用；以及产生第三频率的时钟给局域网控制器或复杂可编程逻辑器件使用。6.一种服...

【专利技术属性】
技术研发人员：王海波，葛志华，
申请(专利权)人：苏州浪潮智能科技有限公司，
类型：发明
国别省市：