半导体装置及半导体装置的制造方法制造方法及图纸

本申请提供了半导体装置及半导体装置的制造方法。该半导体装置包括：层叠结构，其包括彼此交替层叠的多个导电图案和多个绝缘图案；单元插塞，其穿过层叠结构；选择插塞，其联接到单元插塞；以及选择图案，其围绕选择插塞，其中，选择图案包括第一导电部分和覆盖第一导电部分的侧壁和顶表面的第二导电部分，以及其中，多个导电图案、第一导电部分和第二导电部分包括不同的材料。分包括不同的材料。分包括不同的材料。

【技术实现步骤摘要】
半导体装置及半导体装置的制造方法


[0001]本公开的各个实施方式总体上涉及半导体装置及该半导体装置的制造方法，并且更具体地，涉及三维半导体装置及该三维半导体装置的制造方法。

技术介绍

[0002]半导体存储器装置可以包括能够存储数据的存储器单元。三维半导体存储器装置可以包括三维布置的存储器单元，使得可以减小基板中每单位面积由存储器单元所占据的面积。
[0003]为了提高三维半导体存储器装置的集成密度，可以增加彼此层叠的存储器单元的数量。然而，随着层叠更多的存储器单元，三维半导体存储器装置的操作可靠性可能劣化。

技术实现思路

[0004]根据实施方式，一种半导体装置可以包括：层叠结构，其包括彼此交替层叠的多个导电图案和多个绝缘图案；单元插塞，其穿过层叠结构；选择插塞，其联接到单元插塞；以及选择图案，其围绕选择插塞，其中，选择图案包括第一导电部分和覆盖第一导电部分的侧壁和顶表面的第二导电部分，并且其中，多个导电图案、第一导电部分和第二导电部分包括不同的材料。
[0005]根据实施方式，一种半导体装置可以包括：层叠结构，其包括彼此交替层叠的多个导电图案和多个绝缘图案；单元插塞，其穿过层叠结构；选择插塞，其联接到单元插塞；以及选择图案，其围绕选择插塞，其中，选择图案包括第一导电部分和覆盖第一导电部分的侧壁和顶表面的第二导电部分，其中，选择插塞包括联接到单元插塞的选择沟道层和位于选择沟道层上方的选择覆盖图案，并且其中，第二导电部分和选择覆盖图案包括相同的材料。
[0006]根据实施方式，一种半导体装置可以包括：层叠结构，其包括彼此交替层叠的多个导电图案和多个绝缘图案；单元插塞，其穿过层叠结构；选择插塞，其联接到单元插塞；以及选择图案，其围绕选择插塞，其中，选择图案包括第一导电部分和覆盖第一导电部分的侧壁和顶表面的第二导电部分，并且其中，第二导电部分包括金属硅化物。
[0007]根据实施方式，一种制造半导体装置的方法可以包括以下步骤：形成层叠结构；形成穿过层叠结构的单元沟道层；形成电联接至单元沟道层的选择沟道层；形成围绕选择沟道层的初步选择图案；形成覆盖选择沟道层和初步选择图案的扩散金属层；以及将扩散金属层中的金属扩散到选择沟道层和初步选择图案中。
[0008]根据实施方式，一种制造半导体装置的方法可以包括以下步骤：形成层叠结构；形成穿过层叠结构的单元沟道层；形成电联接至单元沟道层的选择沟道层；形成围绕选择沟道层的初步选择图案；形成覆盖初步选择图案的扩散金属层；以及通过将扩散金属层的金属扩散到初步选择图案中来形成选择图案，其中，选择图案包括第一导电部分和覆盖第一导电部分的顶表面和侧壁的第二导电部分，并且其中，第二导电部分包括扩散金属层的金属。
附图说明
[0009]图1A是根据实施方式的半导体装置的平面图；
[0010]图1B是沿着图1A的线A1
‑
A1
′
截取的截面图；
[0011]图1C是沿图1A的线B
‑
B
′
截取的截面图；
[0012]图1D是图1B的区域C1的放大图；
[0013]图2、图3、图4、图5、图6、图7A、图7B、图8A、图8B、图9A、图9B、图10、图11、图12、图13、图14、图15、图16、图17A、图17B、图18A、图18B、图19、图20A、图20B、图21和图22是例示了根据1A、图1B、图1C和图1D的实施方式的制造半导体装置的方法的图；
[0014]图23是例示了根据实施方式的存储器系统的配置的框图；以及
[0015]图24是例示了根据实施方式的计算系统的配置的框图。
具体实施方式
[0016]本文公开的特定结构或功能描述仅是出于描述根据本公开的概念的实施方式的目的而例示的。根据本公开的概念的实施方式可以以各种形式实现，并且不应被解释为限于这里阐述的特定实施方式。
[0017]在下文中，术语“第一”和“第二”用于将一个组件与另一组件区分开。因此，组件不应受到这些术语的限制。
[0018]各种实施方式涉及能够使选择晶体管的RC延迟最小化的半导体装置。
[0019]图1A是根据实施方式的半导体装置的平面图。图1B是沿着图1A的线A1
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A1
′
截取的截面图。图1C是沿图1A的线B
‑
B
′
截取的截面图。图1D是图1B的区域C1的放大图。
[0020]参照图1A、图1B、图1C和图1D，半导体装置可以包括源极结构SOS。源极结构SOS可以具有沿着由第一方向D1和第二方向D2限定的平面扩展的板状。第一方向D1和第二方向D2可以彼此交叉。例如，第一方向D1和第二方向D2可以成直角交叉。源极结构SOS可以用作半导体装置的源极线。源极结构SOS可以包括诸如多晶硅之类的导电材料。
[0021]根据实施方式，源极结构SOS可以设置在物理地支撑源极结构SOS的基板(未示出)上。可以作为半导体基板的基板可以具有沿着由第一方向D1和第二方向D2限定的平面扩展的板状。
[0022]根据实施方式，可以在源极结构SOS与基板之间设置包括晶体管和线的外围电路结构(未示出)。
[0023]源极结构SOS可以包括第一源极层SL1、第二源极层SL2和第三源极层SL3。第二源极层SL2可以设置于第一源极层SL1上方，并且第三源极层SL3可以设置于第二源极层SL2上方。第一源极层SL1、第二源极层SL2和第三源极层SL3可以包括诸如多晶硅之类的导电材料。
[0024]层叠结构STA可以设置于源极结构SOS上方。层叠结构STA可以包括在第三方向D3上彼此交替层叠的导电图案CP和第一绝缘图案IP1。第三方向D3可以与第一方向D1和第二方向D2交叉。例如，第三方向D3可以与第一方向D1和第二方向D2以直角交叉。
[0025]第一绝缘图案IP1可以包括诸如氧化物之类的绝缘材料。导电图案CP中的每个可以包括导电层，诸如，例如掺杂硅层、金属硅化物层、钨、镍和钴中的至少一种。根据实施方式，导电图案CP中的每个可以进一步包括覆盖导电层的表面的阻挡层，其中，阻挡层可以形
成在导电层和第一绝缘图案IP1之间。例如，阻挡层可以包括钛、氮化钛、钽或氮化钽。导电图案CP可以用作半导体装置的字线。
[0026]可以设置穿过层叠结构STA的单元插塞CEP。单元插塞CEP中的每个可以包括单元填充层CFI、围绕单元填充层CFI的单元沟道层CCL、围绕单元沟道层CCL的上部和中部的第一隧道绝缘层TL1、围绕单元沟道层CCL的下部的第二隧道绝缘层TL2、围绕第一隧道绝缘层TL1的第一数据储存层DL1、围绕第二隧道绝缘层TL2的第二数据储存层DL2、围绕第一数据储存层DL1的第一阻挡层BKL1以及围绕第二数据储存层DL2的第二阻挡层BKL2。单元插塞CEP可以在第三方向D3上延伸。
[0027]单元填充层CFI可以在第三方向D本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，该半导体装置包括：层叠结构，该层叠结构包括彼此交替层叠的多个导电图案和多个绝缘图案；单元插塞，该单元插塞穿过所述层叠结构；选择插塞，该选择插塞联接到所述单元插塞；以及选择图案，该选择图案围绕所述选择插塞，其中，所述选择图案包括第一导电部分和覆盖所述第一导电部分的侧壁和顶表面的第二导电部分，并且其中，所述多个导电图案、所述第一导电部分和所述第二导电部分包括不同的材料。2.根据权利要求1所述的半导体装置，其中，所述选择插塞包括选择沟道层和位于所述选择沟道层上方的选择覆盖图案，并且其中，所述选择覆盖图案包括与所述第二导电部分相同的材料。3.根据权利要求2所述的半导体装置，其中，所述选择插塞还包括围绕所述选择沟道层和所述选择覆盖图案的栅绝缘层，并且其中，所述栅绝缘层穿过所述选择图案。4.根据权利要求3所述的半导体装置，其中，所述选择插塞还包括围绕所述栅绝缘层的间隔件，并且其中，所述间隔件的底表面接触所述选择图案的顶表面。5.根据权利要求1所述的半导体装置，其中，所述第二导电部分包括金属硅化物。6.根据权利要求5所述的半导体装置，其中，所述第一导电部分包括多晶硅。7.根据权利要求1所述的半导体装置，其中，所述第一导电部分包括穿过所述第二导电部分的突出部。8.一种半导体装置，该半导体装置包括：层叠结构，该层叠结构包括彼此交替层叠的多个导电图案和多个绝缘图案；单元插塞，该单元插塞穿过所述层叠结构；选择插塞，该选择插塞联接到所述单元插塞；以及选择图案，该选择图案围绕所述选择插塞，其中，所述选择图案包括第一导电部分和覆盖所述第一导电部分的侧壁和顶表面的第二导电部分，其中，所述选择插塞包括联接到所述单元插塞的选择沟道层和位于所述选择沟道层上方的选择覆盖图案，并且其中，所述第二导电部分和所述选择覆盖图案包括相同的材料。9.根据权利要求8所述的半导体装置，其中，所述第一导电部分、所述第二导电部分和所述多个导电图案包括不同的材料。10.根据权利要求8所述的半导体装置，其中，所述单元插塞包括单元沟道层和位于所述单元沟道层上方的单元覆盖图案，并且其中，所述选择沟道层的最下端部分设置于所述单元覆盖图案中。11.根据权利要求8所述的半导体装置，其中，所述第二导电部分和所述选择覆盖图案包括金属硅化物。12.根据权利要求10所述的半导体装置，其中，所述单元覆盖图案的顶表面接触所述选
择沟道层的底表面，并且其中，所述单元覆盖图案的顶表面和所述选择沟道层的底表面是弯曲的。13.根据权利要求8所述的半导体装置，其中，所述单元插塞包括单元沟道层、围绕所述单元沟道层的隧道绝缘层、围绕所述隧道绝缘层的数据储存层、位于所述单元沟道层上方的单元覆盖图案以及围绕所述数据储存层和所述单元覆盖图案的阻挡层，并且其中，所述选择沟道层接触所述单元覆盖图案和所述阻挡层。14.一种半导体装置，该半导体装置包括：层叠结构，该层叠结构包括彼此交替层叠的多个导电图案和多个绝缘图案；单元插塞，该单元插塞穿过所述层叠结构；选择插塞，该选择插塞联接到所述单元插塞；以及选择图案，该选择图案围绕所述选择插塞，其中，所述选择图案包括第一导电部分和覆盖所述第一导电部分的侧壁和顶表面的第二导电部分，并且其中，所述第二导电部分包括金属硅化物。15.根据权利要求14所述的半导体装置，该半导体装置还包括覆盖所述选择图案的第一绝缘层，其中，所述第一导电部分通过所述第二导电部分与所述第一绝缘层间隔开。16.根据权利要求14所述的半导体装置，该半导体装置还包括覆盖所述单元插塞的第二绝缘层，其中，所述选择插塞包括穿过所述第二...

【专利技术属性】
技术研发人员：李南宰，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：