本发明专利技术涉及一种非整数除频器以及快闪存储器控制器。该非整数除频器包含多个暂存器、一计数器、一控制信号产生器以及一时脉闸控电路。关于该多个暂存器，该多个暂存器的至少一部分被设定为具有值。该计数器用以依序地产生多个计数值，其中，该多个计数值分别对应于该暂存器的该至少一部分，且该多个计数值是重复产生的。该控制信号发生器用以依据接收到的计数值和相对应的暂存器的值来产生一控制信号。该时脉闸控电路用以参考该控制信号来屏蔽或不屏蔽一输入时脉信号，以产生一输出时脉信号。号。号。
【技术实现步骤摘要】
非整数除频器以及快闪存储器控制器
[0001]本专利技术有关于一种非整数除频器，尤指一种用于快闪存储器控制器的非整数除频器。
技术介绍
[0002]传统的除频器由串联的多个正反器来实现，并且该些正反器接收一输入时脉信号以产生其频率低于该输入时脉信号的频率的一输出时脉信号。在此类传统的除频器中，输出时脉信号的频率必须等于输入时脉信号的频率的(1/2^n)倍，其中“n”是由正反器的数量所决定的整数。另外，可以将非整数除频器设计为用以产生具有特定频率的一输出时脉信号，然而，非整数除频器通常具有相当复杂的电路设计。
技术实现思路
[0003]本专利技术之一目的在于提供一种可透过改变设置而具有不同频率的非整数除频器，并且该非整数除频器具有更简单的电路设计，以解决上述的问题。
[0004]本专利技术一实施例揭示了一种非整数除频器包含多个暂存器、一计数器、一控制信号产生器以及一时脉闸控电路。该些暂存器的至少一部分被设定为具有值，该计数器是用以依序地产生多个计数值，其中该多个计数值分别对应于该暂存器的该至少一部分，且该多个计数值是重复产生的，该控制信号产生器是用以依据接收到的计数值和对应的暂存器的值来产生一控制信号，该时脉闸控电路是用以参考该控制信号来屏蔽或不屏蔽一输入时脉信号，以产生一输出时脉信号。
[0005]本专利技术另一实施例揭示了一种快闪存储器控制器，其中该快闪存储器控制器耦接至一快闪存储器模块，该快闪存储器模块包含至少一快闪存储器芯片，以及该快闪存储器控制器包含一存储器、一微处理器、一第一数位电路、一第二数位电路、一时脉信号产生器以及一非整数除频器，该存储器是用来储存一程序码，该微处理器是用来执行该程序码以存取该快闪存储器模块，该时脉信号产生器是用以产生一时脉信号以及一输入时脉信号，该非整数除频器包含多个暂存器、一计数器、一控制信号产生器以及一时脉闸控电路。该多个暂存器的至少一部分被设定为具有值，该计数器是用以依序地产生多个计数值，其中该多个计数值分别对应于该暂存器的该至少一部分，且该多个计数值是重复产生的，该控制信号产生器是用以依据接收到的计数值和对应的暂存器的值来产生一控制信号，该时脉闸控电路是用以参考该控制信号来屏蔽或不屏蔽一输入时脉信号，以产生一输出时脉信号，其中该第一数位电路透过使用该时脉信号来运作，以及该第二数位电路透过使用该输出时脉信号来运作。
附图说明
[0006]图1是依据本专利技术一实施例的一非整数除频器的示意图。
[0007]图2是依据本专利技术一实施例的该非整数除频器的信号的时序图。
[0008]图3依据本专利技术一实施例的一电子装置的示意图。
[0009]【符号说明】
[0010]30:电子装置
[0011]100:非整数除频器
[0012]110:时脉闸控电路
[0013]120:控制器
[0014]122:控制信号产生器
[0015]130:计数器
[0016]300:存储器装置
[0017]310:存储器控制器
[0018]312:微处理器
[0019]312C:程序码
[0020]312M:只读存储器
[0021]314:控制逻辑电路
[0022]331:编码器
[0023]332:解码器
[0024]333:随机化器
[0025]334:去随机化器
[0026]335:接口电路
[0027]336:时脉信号产生器
[0028]316:缓冲器
[0029]318:传输接口电路
[0030]320:快闪存储器模块
[0031]350:主机装置
具体实施方式
[0032]图1是依据本专利技术一实施例的一非整数除频器(fractional frequency divider)100的示意图。如图1所示，非整数除频器100包括一时脉闸控电路(clock gating circuit)110、一控制器120以及一计数器130，其中控制器120包含一控制信号产生器122和多个暂存器R1～RN。在本实施例中，非整数除频器100是一可改变配置(configurable)的除频器，即非整数除频器100可以使用不同的除数来除(divide)一输入时脉信号CK_in的频率以产生一输出时脉信号CK_out。
[0033]在非整数除频器100中，暂存器R1～RN中的至少一部分是藉由另一电路提供的暂存器设定信息来设定的，以决定非整数除频器100的除数。举例来说，如果控制非整数除频器100以产生输出时脉信号CK_out，其频率是输入时脉信号CK_in的频率的7/9倍(即除数为9/7)，则九个暂存器R1～R9则可以依据另一个电路提供的暂存器设定信息而被选取来设定各项数值，例如，可以将暂存器R1～R9设定为具有七个1和两个0，即暂存器R1～R9的值可以用二进位表示为9
’
b1_1101_1101。
[0034]计数器130可用以依据暂存器设定信息来重复地对控制器120产生一计数值CV。在
本实施例中，计数值是从零到一数值，其中该数值等于由暂存器设定信息所设定的暂存器的数量。举例来说，若依据暂存器设定信息而选取九个暂存器R1～R9来设定数值，则计数器130可以依序地产生从「1」到”9”的计数值，且计数值CV＝1～CV＝9被重复产生。另外，计数器130在输入时脉信号CK_in的一个时脉周期中产生一个计数值CV，例如，计数器130在输入时脉信号CK_in的第一时脉周期产生计数值”1”，计数器130在输入时脉信号CK_in的第二时脉周期产生计数值”2”，计数器130在输入时脉信号CK_in的第三时脉周期产生计数器值”3”，依此类推。
[0035]控制信号产生器122可用以依据计数值CV和暂存器R1～RN的至少一部分的值来产生一控制信号Vc。具体地，当控制信号产生器122接收到计数值CV时，控制信号产生器122参考与接收到的计数值CV相对应的一个暂存器的值，以决定控制信号Vc的准位。举例来说，假设计数值”1”至”9”分别对应于暂存器R1至R9，当控制信号产生器122接收到等于”1”的计数值CV时，若暂存器R1的值为”1”，则控制信号产生器122产生具有一第一逻辑值(例如，逻辑值”1”或高电压准位)的控制信号Vc；若暂存器R1的值为”0”，则控制信号产生器122产生具有一第二逻辑值(例如，逻辑值”0”或低电压准位)的控制信号Vc。当控制信号产生器122接收到等于”2”的计数值CV时，若暂存器R2的值为”1”，则控制信号产生器122产生具有该第一逻辑值的控制信号Vc；若暂存器R2的值为”0”，则控制信号产生器122产生具有该第二逻辑值的控制信号Vc。当控制信号产生器122接收到等于”3”的计数值CV时，若暂存器R3的值为”1”，则控制信号产生器122产生具有该第一逻辑值的控制信号Vc；若暂存器R3的值为”0”，则控制信号产生器122产生具有该第二逻辑值的控制信号Vc。鉴于以上所述，控制信号本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种非整数除频器，包含：多个暂存器，其中该多个暂存器的至少一部分被设定为具有值；一计数器，用以依序地产生多个计数值，其中该多个计数值分别对应于该暂存器的该至少一部分，且该多个计数值是重复产生的；一控制信号产生器，用以依据接收到的计数值和相对应的暂存器的值来产生一控制信号；以及一时脉闸控电路，用以参考该控制信号来屏蔽或不屏蔽一输入时脉信号，以产生一输出时脉信号。2.如权利要求1所述的非整数除频器，其特征在于，中该多个计数值的数量与该暂存器的该至少一部分的数量相同；若与该控制信号产生器接收到的该计数值相对应的暂存器具有一第一值，则该控制信号产生器产生的该控制信号具有一第一逻辑值；若与该控制信号产生器接收到的该计数值相对应的暂存器具有一第二值，则该控制信号产生器产生的该控制信号具有一第二逻辑值。3.如权利要求2所述的非整数除频器，其特征在于，当该控制信号具有该第一逻辑值时，该时脉闸控电路屏蔽该输入时脉信号，以使得该输出时脉信号不具有一致能时段；当该控制信号具有该第二逻辑值时，该时脉闸控电路不屏蔽该输入时脉信号，以使得该输出时脉信号是由该输入时脉信号所产生。4.如权利要求3所述的非整数除频器，其特征在于，该计数器于该输入时脉信号的一个时脉周期中仅产生一个计数值至该控制信号产生器；对于该输入时脉信号的每一时脉周期，当该控制信号具有该第一逻辑值时，该时脉闸控电路屏蔽该输入时脉信号，以使得该输出时脉信号在该时脉周期内不具有该致能时段，而当该控制信号具有该第二逻辑值时，该时脉闸控电路不屏蔽该输入时脉信号，以使得该输出时脉信号在该时脉周期内与该输入时脉信号相同。5.一种快闪存储器控制器，其中该快闪存储器控制器耦接至一快闪存储器模块，该快闪存储器模块包含至少一快闪存储器芯片，以及该快闪存储器控制器包含：一存储器，用来储存一程序码；一微处理器，用来执行该程序码以存取该快闪存储器模块；一第一数位电路以及一第二数位电路；一时脉信号产生器，用以产生一时脉信号以及一输入时脉信号；以及一非整数除频器，包含：多个暂存器，其中该多个暂存器的至少一部分被设定为具有值；一计数器，用以依序地产生多个计数值，其中该多个计数值分别对应于该暂存器的该至少一部分，且该多个计数值是重复产生的；一控制信号产生器，用以依据接收到的计数值和对应的暂存器的值来产生一控制信号；以及一时脉闸控电路，用以参考该控制信号来屏蔽或不屏蔽该输入时脉信号，以产生一输出时脉信号；其中该第...
【专利技术属性】
技术研发人员：姚天行，李俊成，许胜一，
申请(专利权)人：慧荣科技股份有限公司，
类型：发明
国别省市：
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