本申请实施例涉及一种数据通路接口电路、存储器和存储系统，数据通路接口电路包括：写通路模块，分别与内部端口和外部端口连接，用于从外部端口向内部端口传输存储数据；读通路模块，分别与内部端口和外部端口连接，用于从内部端口向外部端口传输存储数据；第一延迟模块，分别与外部端口和内部端口连接，用于从外部端口或内部端口获取存储数据，对存储数据进行延迟处理，并将处理后的存储数据传输至写通路模块和/或读通路模块；延迟控制模块，与第一延迟模块连接，用于接收外部输入的信号指令，并根据信号指令控制第一延迟模块执行延迟处理的延迟时间。通过对接收到的存储数据进行延迟处理，实现了传输同步性更好的数据通路接口电路。电路。电路。
【技术实现步骤摘要】
数据通路接口电路、存储器和存储系统
[0001]本申请实施例涉及集成电路领域，特别是涉及一种数据通路接口电路、存储器和存储系统。
技术介绍
[0002]半导体存储器是一种利用半导体电路进行存取的存储器，其中，动态随机存取存储器(Dynamic Random Access Memory，DRAM)以其快速的存储速度和高集成度被广泛应用于各个领域。存储器中通常会设置多个存储块，以实现更大的存储空间，但是，目前的存储器在运行时，不同的存储块的数据传输速度不同，从而导致不同的存储块的时序不一致，存储数据的传输同步性不佳。
技术实现思路
[0003]基于此，有必要针对存储数据的传输同步性不佳的问题，提供一种数据通路接口电路、存储器和存储系统。
[0004]一种数据通路接口电路，包括：
[0005]写通路模块，分别与内部端口和外部端口连接，用于从所述外部端口向所述内部端口传输存储数据；
[0006]读通路模块，分别与所述内部端口和所述外部端口连接，用于从所述内部端口向所述外部端口传输所述存储数据；
[0007]第一延迟模块，分别与所述外部端口和所述内部端口连接，用于从所述外部端口或所述内部端口获取所述存储数据，对所述存储数据进行延迟处理，并将处理后的所述存储数据传输至所述写通路模块和/或所述读通路模块；
[0008]延迟控制模块，与所述第一延迟模块连接，用于接收外部输入的信号指令，并根据所述信号指令控制所述第一延迟模块执行所述延迟处理的延迟时间。
[0009]在其中一个实施例中，所述第一延迟模块包括：
[0010]选择单元，所述选择单元的输入端分别与所述外部端口和所述内部端口连接，所述选择单元的控制端用于接收所述信号指令；
[0011]暂存单元，所述暂存单元的数据输入端与所述选择单元的输出端连接，所述暂存单元的控制端与所述延迟控制模块的输出端连接。
[0012]在其中一个实施例中，所述暂存单元包括锁存器、触发器、寄存器中的一种或多种，所述暂存单元的控制端包括时钟驱动端、置位端、复位端中的一种或多种。
[0013]在其中一个实施例中，所述写通路模块包括：
[0014]写缓冲单元，所述写缓冲单元的输入端与所述暂存单元的输出端连接，所述写缓冲单元的输出端与所述内部端口连接，所述写缓冲单元的控制端用于接收所述信号指令；
[0015]所述读通路模块包括：
[0016]读缓冲单元，所述读缓冲单元的输入端与所述暂存单元的输出端连接，所述读缓
冲单元的输出端与所述外部端口连接，所述读缓冲单元的控制端用于接收所述信号指令。
[0017]在其中一个实施例中，所述延迟控制模块包括：
[0018]延迟链，所述延迟链的输入端用于接收所述信号指令，并对所述信号指令进行延迟并输出；
[0019]控制信号产生电路，所述控制信号产生电路的输入端与所述延迟链的输出端连接，所述控制信号产生电路的输出端与所述暂存单元的控制端连接，所述控制信号产生电路用于根据所述延迟链输出的信号产生一控制信号。
[0020]在其中一个实施例中，所述延迟链为可编程延迟链。
[0021]在其中一个实施例中，所述控制信号包括脉冲信号、信号上升沿、信号下降沿中的一种或多种。
[0022]在其中一个实施例中，所述第一延迟模块和所述延迟控制模块配置有两个工作模式，所述两个工作模式包括延迟模式和快速模式，当处于所述延迟模式时，所述第一延迟模块和所述延迟控制模块均有效；当处于所述快速模式时，所述延迟控制模块无效，所述第一延迟模块对所述存储数据的传输延迟为零，所述数据通路接口电路还包括：
[0023]模式选择模块，分别与所述第一延迟模块和所述延迟控制模块连接，用于接收所述信号指令，并根据所述信号指令控制所述第一延迟模块和所述延迟控制模块的工作模式。
[0024]在其中一个实施例中，所述信号指令包括写指令、读指令、模式选择编码指令中的一种或多种。
[0025]一种存储器，包括：
[0026]如上述的数据通路接口电路；
[0027]数据处理模块，与所述数据通路接口电路的外部端口连接，用于处理所述存储数据；
[0028]存储块，与所述数据通路接口电路的内部端口连接，用于存储所述存储数据。
[0029]在其中一个实施例中，还包括：
[0030]第二延迟模块，与所述存储块连接，用于接收所述信号指令，并根据所述信号指令生成存储块控制信号，所述存储块控制信号用于控制所述存储数据进入所述存储块的时间。
[0031]在其中一个实施例中，所述第二延迟模块对存储块控制信号产生的延迟时间与所述数据通路接口电路对所述存储数据产生的延迟时间相匹配。
[0032]在其中一个实施例中，所述存储块包括至少两个存储子块，所述存储子块连接至同一存储块控制电路。
[0033]在其中一个实施例中，所述存储块控制电路包括行译码电路、列译码电路、冗余电路中的一种或多种。
[0034]在其中一个实施例中，所述存储器包括多个所述数据通路接口电路和多个存储块，所述数据通路接口电路和所述存储块一一对应设置；
[0035]所述多个数据通路接口电路的外部端口与同一所述数据处理模块连接，所述数据通路接口电路的内部端口与多个所述存储子块连接。
[0036]在其中一个实施例中，所述存储数据从所述数据处理模块的输出端到达任一所述
存储子块的传输时间相匹配。
[0037]在其中一个实施例中，所述存储数据从任一所述存储子块到达所述数据处理模块的传输时间相匹配。
[0038]在其中一个实施例中，所述存储器包括两个所述数据处理模块，所述数据处理模块分别与所述多个数据通路接口电路连接；
[0039]其中，当所述存储器处于单数据处理模块有效模式时，控制一个所述数据处理模块开启以传输数据；当所述存储器处于多数据处理模块有效模式时，控制设定数量的所述数据处理模块开启，以同步传输数据至不同的所述存储块。
[0040]一种存储系统，包括：
[0041]如上述的存储器；
[0042]电子设备；
[0043]处理模块控制器，分别与所述存储器和所述电子设备连接，用于根据所述电子设备的系统信息开启所述存储器中对应数量的所述数据处理模块。
[0044]上述数据通路接口电路、存储器和存储系统，所述数据通路接口电路包括：写通路模块，分别与内部端口和外部端口连接，用于从所述外部端口向所述内部端口传输存储数据；读通路模块，分别与所述内部端口和所述外部端口连接，用于从所述内部端口向所述外部端口传输所述存储数据；第一延迟模块，分别与所述外部端口和所述内部端口连接，用于从所述外部端口或所述内部端口获取所述存储数据，对所述存储数据进行延迟处理，并将处理后的所述存储数据传输至所述写通路模块和/或所述读通路模块；延迟控制模块，与所述第一延迟模块连接，用于接收外部输入的信号指令，并根据所述信号指令本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种数据通路接口电路，其特征在于，包括：写通路模块，分别与内部端口和外部端口连接，用于从所述外部端口向所述内部端口传输存储数据；读通路模块，分别与所述内部端口和所述外部端口连接，用于从所述内部端口向所述外部端口传输所述存储数据；第一延迟模块，分别与所述外部端口和所述内部端口连接，用于从所述外部端口或所述内部端口获取所述存储数据，对所述存储数据进行延迟处理，并将处理后的所述存储数据传输至所述写通路模块和/或所述读通路模块；延迟控制模块，与所述第一延迟模块连接，用于接收外部输入的信号指令，并根据所述信号指令控制所述第一延迟模块执行所述延迟处理的延迟时间。2.根据权利要求1所述的数据通路接口电路，其特征在于，所述第一延迟模块包括：选择单元，所述选择单元的输入端分别与所述外部端口和所述内部端口连接，所述选择单元的控制端用于接收所述信号指令；暂存单元，所述暂存单元的数据输入端与所述选择单元的输出端连接，所述暂存单元的控制端与所述延迟控制模块的输出端连接。3.根据权利要求2所述的数据通路接口电路，其特征在于，所述暂存单元包括锁存器、触发器、寄存器中的一种或多种，所述暂存单元的控制端包括时钟驱动端、置位端、复位端中的一种或多种。4.根据权利要求2所述的数据通路接口电路，其特征在于，所述写通路模块包括：写缓冲单元，所述写缓冲单元的输入端与所述暂存单元的输出端连接，所述写缓冲单元的输出端与所述内部端口连接，所述写缓冲单元的控制端用于接收所述信号指令；所述读通路模块包括：读缓冲单元，所述读缓冲单元的输入端与所述暂存单元的输出端连接，所述读缓冲单元的输出端与所述外部端口连接，所述读缓冲单元的控制端用于接收所述信号指令。5.根据权利要求2所述的数据通路接口电路，其特征在于，所述延迟控制模块包括：延迟链，所述延迟链的输入端用于接收所述信号指令，并对所述信号指令进行延迟并输出；控制信号产生电路，所述控制信号产生电路的输入端与所述延迟链的输出端连接，所述控制信号产生电路的输出端与所述暂存单元的控制端连接，所述控制信号产生电路用于根据所述延迟链输出的信号产生一控制信号。6.根据权利要求5所述的数据通路接口电路，其特征在于，所述延迟链为可编程延迟链。7.根据权利要求5所述的数据通路接口电路，其特征在于，所述控制信号包括脉冲信号、信号上升沿、信号下降沿中的一种或多种。8.根据权利要求1所述的数据通路接口电路，其特征在于，所述第一延迟模块和所述延迟控制模块配置有两个工作模式，所述两个工作模式包括延迟模式和快速模式，当处于所述延迟模式时，所述第一延迟模块和所述延迟控制模块均有效；当处于所述快速模式时，所述延迟控制模块无效，所述第一...
【专利技术属性】
技术研发人员：冀康灵，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：
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