半导体器件及其制造方法技术

本发明专利技术的各个实施例涉及半导体器件及其制造方法。在包括在半导体器件中混在一起的分离栅极型MONOS存储器以及具有部分地嵌入在形成在半导体衬底的主表面中的沟槽中的上电极的沟槽电容器元件的半导体器件中，嵌入在沟槽中的上电极的顶表面的平整度得到改进。形成在半导体衬底之上以形成形成MONOS存储器的存储器单元的控制栅极电极的多晶硅膜嵌入在形成在电容器元件形成区域中的半导体衬底的主表面中的沟槽中，从而形成包括有在沟槽中的多晶硅膜的上电极。硅膜的上电极。硅膜的上电极。

【技术实现步骤摘要】
半导体器件及其制造方法
[0001]分案说明
[0002]本申请是于2016年02月18日提交的申请号为201610091368.2、名称为“半导体器件及其制造方法”的中国专利技术专利申请的分案申请。
[0003]相关申请的交叉引用
[0004]2015年3月11日提交的日本专利申请2015
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048719号的公开，包括说明书、附图和摘要，以引用的方式全部并入本文。


[0005]本专利技术涉及一种半导体器件及其制造方法。本专利技术可应用于，例如，具有非易失性存储器和电容器元件的半导体器件的制造。

技术介绍

[0006]作为电可写入/可擦除非易失性半导体存储器件，EEPROM(电可擦除和可编程只读存储器)已经得到广泛使用。这种存储器件具有由在MISFET的栅极电极之下的氧化物膜或者捕获绝缘膜围绕的导电浮置栅极电极。存储装置将在浮置栅极或者捕获绝缘膜处的电荷累积状态用作存储的信息，并且读出该信息作为晶体管的阈值。
[0007]捕获绝缘膜表示能够累积电荷的绝缘膜。作为其一个示例，该绝缘膜可以由氮化硅膜制成。将电荷注入/排出到这种电荷累积区域中，导致每个MISFET在阈值上偏移、并且作为存储元件操作。使用捕获绝缘膜的非易失性存储器件，包括使用MONOS(金属氧化物氮化物氧化物半导体)膜的分离栅极型单元。
[0008]然而，作为栅极电极的形成方法，已知的是所谓的后栅极(gate
‑
last)工艺，在该后栅极工艺中，在衬底之上形成虚设栅极电极之后，用金属栅极电极等置换虚设栅极电极。当使用后栅极工艺时，难以形成电容器元件，在该电容器元件中，下电极形成在与栅极电极的高度相同的高度处，并且上电极形成在下电极之上。
[0009]与此相反，其中将半导体衬底用作下电极并且上电极形成在与栅极电极的高度相同的高度处的电容器元件，可以与通过使用后栅极工艺形成在半导体衬底之上的存储元件等混载。在这种电容器元件中，上电极部分地嵌入在形成在半导体衬底的主表面中的沟槽中，从而可以增加上电极和半导体衬底的面对面积。这可以增加电容。
[0010]专利文件1(日本特开2001
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85633号公报)描述了一种电容器元件，在该电容器元件中，电容生成在衬底与在衬底之上的第一栅极之间，并且进一步地，电容生成在第一栅极与在第一栅极之上的第二栅极之间。
[0011]专利文件2(日本特开2003
‑
309182号公报)描述了如下内容：在用于在衬底与在衬底之上的电极之间生成电容的电容器元件中，电极部分地嵌入在衬底的顶表面中的沟槽中。
[0012]专利文件3(日本特开2013
‑
154790号公报)描述了通过使用后栅极工艺形成存储器单元。
[0013][专利文件1]日本特开2001
‑
85633号公报
[0014][专利文件2]日本特开20003
‑
309182号公报
[0015][专利文件3]日本特开2013
‑
154790号公报

技术实现思路

[0016]其中沟槽形成在半导体衬底的主表面中并且电极部分地嵌入在沟槽中的电容器元件中，当电极具有小的膜厚度时，嵌入是不完全的。这导致生成残留物、异物等。
[0017]其它目的和新颖特征将通过对本说明书和对应附图的说明而变得显而易见。
[0018]下面将对在本申请中公开的本专利技术中的代表性专利技术的内容进行简要描述。
[0019]对于用于制造一个实施例的半导体器件的方法，MONOS存储器的控制栅极电极、与在沟槽电容器元件的沟槽中的上电极，由相同的导体膜形成。
[0020]进一步地，在另一实施例的半导体器件中，MONOS存储器的控制栅极电极、与形成沟槽电容器元件并且填充沟槽的内部的上电极，由相同层的膜形成。
[0021]根据实施例，能够改进半导体器件的可靠性。
附图说明
[0022]图1是第一实施例的半导体器件的在制造步骤期间的截面图；
[0023]图2是半导体器件的在图1之后的制造步骤期间的截面图；
[0024]图3是半导体器件的在图2之后的制造步骤期间的截面图；
[0025]图4是半导体器件的在图3之后的制造步骤期间的截面图；
[0026]图5是半导体器件的在图4之后的制造步骤期间的截面图；
[0027]图6是半导体器件的在图5之后的制造步骤期间的截面图；
[0028]图7是半导体器件的在图6之后的制造步骤期间的截面图；
[0029]图8是半导体器件的在图7之后的制造步骤期间的截面图；
[0030]图9是半导体器件的在图8之后的制造步骤期间的截面图；
[0031]图10是半导体器件的在图9之后的制造步骤期间的截面图；
[0032]图11是半导体器件的在图10之后的制造步骤期间的截面图；
[0033]图12是半导体器件的在图11之后的制造步骤期间的截面图；
[0034]图13是半导体器件的在图12之后的制造步骤期间的截面图；
[0035]图14是半导体器件的在图13之后的制造步骤期间的截面图；
[0036]图15是半导体器件的在图14之后的制造步骤期间的截面图；
[0037]图16是半导体器件的在图15之后的制造步骤期间的平面布局；
[0038]图17是半导体器件的在图15之后的制造步骤期间的截面图；
[0039]图18是第一实施例的半导体器件的第一修改示例的在制造步骤期间的截面图；
[0040]图19是半导体器件的在图18之后的制造步骤期间的截面图；
[0041]图20是第一实施例的半导体器件的第二修改示例的在制造步骤期间的截面图；
[0042]图21是第一实施例的半导体器件的第三修改示例的在制造步骤期间的截面图；
[0043]图22是第一实施例的半导体器件的第四修改示例的在制造步骤期间的截面图；
[0044]图23是第二实施例的半导体器件的在制造步骤期间的截面图；
[0045]图24是半导体器件的在图23之后的制造步骤期间的截面图；
[0046]图25是半导体器件的在图24之后的制造步骤期间的截面图；
[0047]图26是半导体器件的在图25之后的制造步骤期间的截面图；
[0048]图27是半导体器件的在图26之后的制造步骤期间的截面图；
[0049]图28是第二实施例的半导体器件的修改示例的在制造步骤期间的截面图；
[0050]图29是第三实施例的半导体器件的在制造步骤期间的平面布局；
[0051]图30是半导体器件的在图28之后的制造步骤期间的截面图；
[0052]图31是第四实施例的半导体器件的在制造步骤期间的截面图；
[0053]图32是半导体器件的在图31之后的制造步骤期间的截面图；
[0054]图33是本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于制造半导体器件的方法，包括：(a)提供半导体衬底，所述半导体衬底具有主表面，所述主表面包括存储器单元形成区域和电容器元件形成区域；(b)在所述存储器单元形成区域中，经由第一绝缘膜在所述半导体衬底的所述主表面上方形成第一导体膜；(c)图案化所述第一导体膜以形成控制栅极电极，所述控制栅极电极由在所述存储器单元形成区域中经由所述第一绝缘膜在所述半导体衬底的所述主表面上方的所述第一导体膜形成；(d)在所述步骤(c)之后，在所述电容器元件形成区域中的所述半导体衬底的所述主表面中形成沟槽；(e)在所述沟槽的上表面和所述控制栅极电极上形成第二绝缘膜，所述第二绝缘膜具有电荷累积膜；(f)在所述步骤(e)之后，在所述第二绝缘膜上形成第二导体膜以覆盖所述沟槽和所述控制栅极电极；(g)使所述第二导体膜经受蚀刻处理，以形成存储器栅极电极和第一电极，所述存储器栅极电极由所述存储器单元形成区域中的所述第二导体膜形成，所述第一电极由所述电容器元件形成区域中的所述第二导体膜形成；...

【专利技术属性】
技术研发人员：天羽生淳，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：