移位寄存器制造技术

本申请涉及一种移位寄存器，包括触发器单元、数据选择单元、寄存单元、清零单元以及时钟信号单元。触发器单元用以接收来自于外部的控制信号，并对控制信号进行整形；数据选择单元与触发器单元连接，以接收整形后的控制信号，基于整形后的控制信号对来自于外部的输入数据进行选择；寄存单元分别与数据选择单元、清零单元和时钟信号单元连接，以接收被数据选择单元选中的数据信号，并基于经时钟信号单元输入的时钟信号执行输入数据的并行输出或者移位输出，基于经清零单元输入的清零信号执行清零功能。该移位寄存器通过触发器单元对缓变的控制信号进行整形，使得电路能准确识别电平翻转点，解决在特殊使用需求下右移功能和并行送数功能的紊乱问题。数功能的紊乱问题。数功能的紊乱问题。

【技术实现步骤摘要】
移位寄存器


[0001]本申请涉及寄存器
，具体涉及一种移位寄存器，尤其涉及一种移位寄存器的电路结构。

技术介绍

[0002]在数字电路中，移位寄存器是一种在若干相同时间脉冲下工作的器件，数据以并行或串行的方式输入到该器件中，然后每个时间脉冲依次向左或右移动一个比特，在输出端进行输出。本申请提供的移位寄存器为四位双向移位寄存器，其接收的数据信号可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。
[0003]在实际工作过程中，移位寄存器接收到的信号往往并不是理想的信号，而经常是不规则的缓变信号。而现有的移位寄存器在接收到缓变信号时容易出现右移功能和并行送数功能的紊乱问题。

技术实现思路

[0004]针对现有技术中存在的上述缺陷，本申请提供一种移位寄存器，能够解决右移功能和并行送数功能紊乱的问题。
[0005]为实现上述目的，本申请提供的移位寄存器，包括如下电路结构：触发器单元、数据选择单元、寄存单元、清零单元以及时钟信号单元，其中：
[0006]触发器单元用以接收来自于外部的控制信号，并对控制信号进行整形；
[0007]数据选择单元与触发器单元连接，以接收整形后的控制信号，基于整形后的控制信号对来自于外部的输入数据进行选择；
[0008]寄存单元分别与数据选择单元、清零单元和时钟信号单元连接，以接收被数据选择单元选中的数据信号，并基于经时钟信号单元输入的时钟信号执行输入数据的并行输出或者移位输出，基于经清零单元输入的清零信号执行清零功能。
[0009]优选地，触发器单元包括第一触发器单元和第二触发器单元；数据选择单元包括第一控制端和第二控制端；第一触发器单元连接第一控制端，第二触发器单元连接第二控制端。
[0010]优选地，触发器单元包括：
[0011]第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管，依次串联，且栅极并联作为触发器单元的输入端；
[0012]第三PMOS管，漏极连接地线，源极连接第一PMOS管与第二PMOS管的串联处；
[0013]第三NMOS管，漏极连接电源线，源极连接第一NMOS管与第二NMOS管的串联处；
[0014]第三PMOS管的栅极、第三NMOS管的栅极、第二PMOS管的漏极、第一NMOS管的漏极连接于同一节点；
[0015]反相器，其输入端与前述节点连接，其输出端作为触发器单元的输出端。
[0016]优选地，前述触发器单元为施密特触发器。
[0017]优选地，施密特触发器中预设正向阈值电压和负向阈值电压，并以正向阈值电压和负向阈值电压作为电平翻转点对控制信号进行整形。
[0018]优选地，清零信号单元用于接收外部的清零信号并进行处理，并将处理后的清零信号发送至寄存单元；时钟信号单元用于接收外部时钟信号源的时钟信号并进行处理，并将处理后的时钟信号发送至寄存单元。
[0019]优选地，数据选择单元包括多个数据选择模块和多个与非门；数据选择模块包括传输门和反相器；与非门用于基于整形后的控制信号，控制数据选择模块中的传输门通断；数据选择模块根据传输门的通断状态，向寄存单元传输串行数据信号或并行数据信号。
[0020]优选地，数据选择模块与寄存单元的数量相同。
[0021]优选地，数据选择单元和寄存单元的数量均为四个。
[0022]优选地，寄存单元包括多个主从D型触发器。
[0023]在本申请实施例提供的技术方案中，通过对缓变的控制信号进行整形，使得电路能准确识别电平翻转点，解决右移功能和并行送数功能的紊乱问题。更具体地说，通过在两个状态控制端前加入了触发器单元，并预设阈值电压，使得电路在接收到缓变输入信号时，能够按照预设的阈值电压作为电路的电平翻转点而对输入信号进行整形处理，使电路能准确进行右移和并行送数功能。
附图说明
[0024]图1为现有技术中的移位寄存器电路右移和并行送数功能紊乱示意图；
[0025]图2为本申请实施例中移位寄存器电路原理图；
[0026]图3为本申请实施例中移位寄存器的框图；
[0027]图4为本申请实施例解决现有技术问题后的原理图仿真；
[0028]图5为本申请实施例中的一种触发器单元的电路示意图；
[0029]图6为本申请实施例中的一种数据选择单元的电路原理图。
具体实施方式
[0030]为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如可以是固定连接，也可以是拆卸连接，或一体地连接；可以是机械连接，也可以是电连接：可以是直接连接，也可以通过中间媒介间接连接，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请实施例中的具体含义。
[0031]以下结合附图对本技术的实施例进行详细地说明。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下实施例为示例性的，其中所描述的实施方式并不代表与本申请相一致的所有实施方式。
[0032]应当理解，尽管本申请采用了第一、第二、第三等序数词，但这些序数词仅用来将同一类型的事物彼此区分开，并不代表其先后或重要性顺序。例如，在不脱离本申请范围的情况下，第一XX也可以被称为第二XX，类似地，第二XX也可以被称为第一XX。在不冲突的情
况下，下述的实施例及实施方式中的特征可以相互组合。
[0033]在移位寄存器的实际应用过程中，输入的控制信号往往并不是理想的信号，而是经常为不规则的缓变信号。而当输入信号为未经整形的缓变输入信号，则移位寄存器经常会出现右移功能和并行送数功能紊乱的问题，原因在于电路无法准确识别电平翻转点，从而造成电路的右移功能和并行送数功能出现紊乱。
[0034]具体如图4所示，向现有移位寄存器的两个状态控制端M0和M1输入控制信号，其中M1输入缓变信号，M0正常输入高电平信号，Q0是右移送数，Q1，Q2，Q3是并行送数。以电源电压12V为实验基准，当检测到控制端M1输入电压在6.08V～6.12V区间时，电路的右移功能和并行送数功能出现紊乱，如图4中V1
‑
V2区间即为功能异常区间；在V2
‑
V3区间中，M1输入电压超过6.12V后，被识别为高电平，移位寄存器进入正常的并行送数状态，V3后为正常的移位送数状态。结合上述实验，判断是由于在6.08V～6.12V电压变换区间内，电路无法准确识别电平翻转点，造成了右移功能和并行送数功能紊乱。
[0035]并且实践表明，改变电源电压，上述功能异常区间虽然有所改变，但均有一段电压区间显示电路的右移功能和并行送数功能出现紊乱。
[0036]基于上述，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种移位寄存器，其特征在于，包括触发器单元、数据选择单元、寄存单元、清零单元以及时钟信号单元，其中：所述触发器单元用以接收来自于外部的控制信号，并对所述控制信号进行整形；所述数据选择单元与所述触发器单元连接，以接收整形后的控制信号，基于整形后的控制信号对来自于外部的输入数据进行选择；所述寄存单元分别与所述数据选择单元、所述清零单元和所述时钟信号单元连接，以接收被所述数据选择单元选中的数据信号，并基于经所述时钟信号单元输入的时钟信号执行输入数据的并行输出或者移位输出，基于经所述清零单元输入的清零信号执行清零功能。2.根据权利要求1所述的移位寄存器，其特征在于，所述触发器单元包括第一触发器单元和第二触发器单元；所述数据选择单元包括第一控制端和第二控制端；所述第一触发器单元连接第一控制端，所述第二触发器单元连接第二控制端。3.根据权利要求1所述的移位寄存器，其特征在于，所述触发器单元包括：第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管，依次串联，且栅极并联作为触发器单元的输入端；第三PMOS管，漏极连接地线，源极连接所述第一PMOS管与所述第二PMOS管的串联处；第三NMOS管，漏极连接电源线，源极连接所述第一NMOS管与所述第二NMOS管的串联处；所述第三PMOS管的栅极、所述第三NMOS管的栅极、所述第二PMOS管的漏极、所述第...

【专利技术属性】
技术研发人员：袁月，吴迪，李泽民，李孟瑶，任思路，王思晴，
申请(专利权)人：北京宇翔电子有限公司，
类型：新型
国别省市：