半导体装置制造方法及图纸

实施方式提供一种能够抑制配线彼此的连接不良的半导体装置。本实施方式的半导体装置具备第1芯片及与第1芯片贴合的第2芯片。第1芯片具备衬底。晶体管设置在衬底上。第1配线层设置在晶体管的上方，且包含多个第1配线。多个第1焊垫设置在第1配线的上方。第2芯片具备接合于多个第1焊垫的多个第2焊垫。第2配线层设置在第2焊垫的上方，且包含多个第2配线。存储单元阵列设置在第2配线的上方。第1配线、第1焊垫、第2焊垫、第2配线构成串联连接的第1图案。第2配线构成串联连接的第1图案。第2配线构成串联连接的第1图案。

【技术实现步骤摘要】
半导体装置
[0001][相关申请案][0002]本申请案享有以日本专利申请案2020
‑
156722号(申请日：2020年9月17日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。


[0003]本实施方式涉及一种半导体装置。

技术介绍

[0004]有使多个半导体晶圆贴合并将这些多个半导体晶圆的配线彼此接合的晶圆贴合技术。在这样的晶圆贴合技术中，如果配线焊垫从半导体晶圆的表面凹陷，那么将有产生配线彼此的连接不良的担忧。

技术实现思路

[0005]实施方式提供一种能够抑制配线彼此的连接不良的半导体装置。
[0006]本实施方式的半导体装置具备第1芯片及与第1芯片贴合的第2芯片。第1芯片具备衬底。晶体管设置在衬底上。第1配线层设置在晶体管的上方，包含多个第1配线。多个第1焊垫设置在第1配线的上方。第2芯片具备接合于多个第1焊垫的多个第2焊垫。第2配线层设置在第2焊垫的上方，包含多个第2配线。存储单元阵列设置在第2配线的上方。第1配线、第1焊垫、第2焊垫、第2配线构成串联连接的第1图案。
[0007]此外，较理想的是第1图案为将第1配线、第1焊垫、第2焊垫、第2配线按照该顺序连续地串联连接的图案。
[0008]另外，较理想的是，本实施方式的半导体装置具备连接于第1图案的第1配线的第3焊垫、及连接于第1图案的第2配线的第4焊垫，从第3焊垫到最初或最后的第1或第2焊垫为止的第1配线的长度为1mm以下，从第4焊垫到最初或最后的第1或第2焊垫为止的第2配线的长度为1mm以下。
[0009]另外，较理想的是，在从相对于第1芯片与第2芯片的贴合面大致垂直的方向观察时，第1图案与存储单元阵列重叠。
[0010]另外，较理想的是，在从相对于第1芯片与第2芯片的贴合面大致垂直的方向观察时，第1图案与存储单元阵列及设置在该存储单元阵列的端部的阶梯构造部的两者重叠。
[0011]另外，较理想的是，在从相对于第1芯片与第2芯片的贴合面大致垂直的方向观察时，第1图案与存储单元阵列、及设置在该存储单元阵列的端部的阶梯构造部与处于该阶梯构造部的周边的试验图案区域的两者重叠。
[0012]根据实施方式，可提供一种能够抑制配线彼此的连接不良的半导体装置。
附图说明
[0013]图1是表示本实施方式的半导体装置的构造的截面图。
[0014]图2是表示本实施方式的柱状部的构造的截面图。
[0015]图3是表示本实施方式的链图案的配置的概略俯视图。
[0016]图4是表示链图案的构成的概略俯视图。
[0017]图5是图4的链图案的概略截面图。
[0018]图6是表示链图案及金属焊垫的构成例的概略图。
[0019]图7是表示配线长度与接合部的良率的关系的曲线图。
[0020]图8是表示金属焊垫间的接合不良的一例的概略截面图。
[0021]图9是表示电路芯片的金属焊垫的凹陷的情况的图。
[0022]图10是表示电路芯片的金属焊垫的凹陷的情况的图。
[0023]图11是表示贴合后的半导体晶圆面内的接合不良的芯片位置的图。
[0024]图12是表示贴合后的半导体晶圆面内的接合不良的芯片位置的图。
具体实施方式
[0025]以下，参照附图对本专利技术的实施方式进行说明。本实施方式并不限定本专利技术。附图是示意性的或概念性的图，各部分的比率等未必与实物相同。在说明书与附图中，对与已述附图中所述的内容相同的要素标注相同的符号并适当省略详细的说明。
[0026]图1是表示本实施方式的半导体装置的构造的截面图。图1的半导体装置是将阵列芯片1与电路芯片2贴合而成的三维存储器。半导体装置例如为NAND(Not And，与非)型闪速存储器。电路芯片2为第1芯片的例子，阵列芯片1为第2芯片的例子。
[0027]阵列芯片1具备包含多个存储单元的存储单元阵列11、存储单元阵列11上的绝缘膜12、及存储单元阵列11下的层间绝缘膜13。绝缘膜12例如为氧化硅膜或氮化硅膜。层间绝缘膜13例如为氧化硅膜、或包含氧化硅膜与其它绝缘膜的积层膜。
[0028]电路芯片2设置在阵列芯片1下。符号S表示阵列芯片1与电路芯片2的贴合面。电路芯片2具备层间绝缘膜14及层间绝缘膜14下的衬底15。层间绝缘膜14例如为氧化硅膜、或包含氧化硅膜与其它绝缘膜的积层膜。衬底15例如为硅衬底等半导体衬底。
[0029]图1表示与衬底15的表面平行且相互垂直的X方向及Y方向、以及与衬底15的表面垂直的Z方向。在本说明书中，将+Z方向作为上方向处理，将
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Z方向作为下方向处理。
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Z方向可以与重力方向一致，也可以不与重力方向一致。
[0030]阵列芯片1具备多个字线WL与源极线SL作为存储单元阵列11内的电极层。图1表示存储单元阵列11的阶梯构造部21。各字线WL经由接触插塞22而与字线配线层23电连接。贯通多个字线WL的各柱状部CL经由通孔插塞24而与位线BL电连接，且与源极线SL电连接。源极线SL包含作为半导体层的第1源极层SL1、及作为金属层的第2源极层SL2。存储单元阵列11例如为将多个存储单元三维排列而成的立体型存储单元阵列。
[0031]电路芯片2具备多个晶体管31。各晶体管31具备介隔栅极绝缘膜设置在衬底15上的栅极电极32、以及设置在衬底15内的未图示的源极扩散层及漏极扩散层。晶体管31例如构成CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)电路等逻辑电路。该CMOS电路控制阵列芯片1。另外，电路芯片2具备设置在这些晶体管31的栅极电极32、源极扩散层、或漏极扩散层上的多个接触插塞33、设置在这些接触插塞33上且包含多个配线的配线层34、及设置在配线层34上且包含多个配线的配线层35。
[0032]电路芯片2还具备设置在配线层35上且包含多个配线的配线层36、设置在配线层36上的多个通孔插塞37、及设置在这些通孔插塞37上的多个金属焊垫38。作为第1配线的配线层36设置在由晶体管31构成的逻辑电路的上方。配线层36例如使用Cu(铜)或Al(铝)。作为第1焊垫的金属焊垫38设置在配线层36的上方。为了与阵列芯片1的金属焊垫41在贴合面S上接合，优选金属焊垫38与层间绝缘膜14成为大致同一平面。金属焊垫38例如也使用Cu(铜)或Al(铝)。金属焊垫38包含有效焊垫及虚设焊垫。作为第1通孔触点的通孔插塞37设置在配线层36与金属焊垫38之间，且将该配线层36与金属焊垫38之间电连接。如上所述，电路芯片2作为控制阵列芯片1的动作的控制电路(逻辑电路)发挥功能。该控制电路由晶体管31等构成，且电连接于金属焊垫38。
[0033]阵列芯片1具备设置在金属焊垫38上的多个金属焊垫41、及设置在金属焊垫41上的多个通孔插塞42。另外，阵列芯片1具备设置在这些通孔本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，具备：第1芯片；及第2芯片，与所述第1芯片贴合；所述第1芯片具备：衬底；晶体管，设置在所述衬底上；第1配线层，设置在所述晶体管的上方，且包含多个第1配线；及多个第1焊垫，设置在所述第1配线的上方；所述第2芯片具备：多个第2焊垫，接合于所述多个第1焊垫；第2配线层，设置在所述第2焊垫的上方，且包含多个第2配线；及存储单元阵列，设置在所述第2配线的上方；所述第1配线、所述第1焊垫、所述第2焊垫、所述第2配线构成串联连接的第1图案。2.根据权利要求1所述的半导体装置，其中所述第1图案为将所述第1配线、所述第1焊垫、所述第2焊垫、所述第2配线按照该顺序连续地串联连接的图案。3.根据权利要求1或2所述的半导体装置，其具备：第3焊垫，连接于所述第1图案的所述第1配线；及第4焊垫，连接于所述第1图案的所述第2配线；从所述第3...

【专利技术属性】
技术研发人员：岩下康纪，荒井伸也，中塚圭祐，冨松孝宏，田中亮，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：