半导体存储装置制造方法及图纸

实施方式提供一种能够提高处理能力的半导体存储装置。根据实施方式，半导体存储装置包含存储器串NS、第1至第4选择栅极线(SGDT、SGD、SGS、SGSB)、第1及第2字线WL、位线BL、以及源极线SL，所述存储器串NS包含第1至第4选择晶体管(STT1、ST1、ST2、STB2)、以及第1及第2存储单元MC。抹除动作包含第1及第2模式。在第1模式(区块抹除模式)中，对位线及源极线施加第1电压Vera，对第1至第4选择栅极线施加第2电压Verasgdt、第3电压Verasgd，且分别施加第4电压Verasgs、第5电压Verasgsb，对第1及第2字线施加第6电压VDD。加第6电压VDD。加第6电压VDD。

【技术实现步骤摘要】
半导体存储装置
[0001][相关申请案][0002]本申请案享有以日本专利申请案2020
‑
147663号(申请日：2020年9月2日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。


[0003]本专利技术的实施方式涉及一种半导体存储装置。

技术介绍

[0004]作为半导体存储装置，已知有NAND(Not And，与非)型闪速存储器。

技术实现思路

[0005]实施方式提供一种能够提高处理能力的半导体存储装置。
[0006]实施方式的半导体存储装置包含：存储器串，包含第1至第4选择晶体管、以及第1及第2存储单元，且是依序将第1选择晶体管、第2选择晶体管、第1存储单元、第2存储单元、第3选择晶体管及第4选择晶体管串联连接而成；第1至第4选择栅极线，分别连接于第1至第4晶体管的栅极；第1及第2字线，分别连接于第1及第2存储单元的栅极；位线，连接于第1选择晶体管；源极线，连接于第4选择晶体管；以及行解码器，构成为对第1至第4选择栅极线、以及第1及第2字线施加电压。抹除动作包含抹除第1及第2存储单元的数据的第1模式、以及抹除第1及第2存储单元中一者的数据的第2模式。在第1模式中，对位线及源极线施加第1电压，对第1选择栅极线施加低于第1电压且在第1选择晶体管中产生GIDL(gate induced drain leakage，栅极感应漏极泄漏)的第2电压，对第2选择栅极线施加第3电压，对第3选择栅极线施加第4电压，对第4选择栅极线施加低于第1电压且在第4选择晶体管中产生GIDL的第5电压，对第1及第2字线施加低于第1至第5电压的第6电压。
附图说明
[0007]图1是一实施方式的半导体存储装置的框图。
[0008]图2是一实施方式的半导体存储装置所具备的存储单元阵列的电路图。
[0009]图3是一实施方式的半导体存储装置所具备的存储单元阵列的剖视图。
[0010]图4是表示一实施方式的半导体存储装置所具备的存储器柱MP中的杂质的浓度分布的概念图。
[0011]图5是表示一实施方式的半导体存储装置中的区块抹除模式时的各配线的电压的时序图。
[0012]图6是表示一实施方式的半导体存储装置中的子区块抹除模式时的各配线的电压的时序图。
[0013]图7是表示一实施方式的半导体存储装置中的子区块抹除模式时的各配线的电压的时序图。
具体实施方式
[0014]以下，参照附图对实施方式进行说明。此外，在以下说明中，对具有大致相同功能及构成的构成要素标注相同符号，仅在需要时进行重复说明。另外，以下所示的各实施方式例示了用来实现该实施方式的技术性思想的装置或方法，实施方式的技术性思想并非将构成零件的材质、形状、构造、配置等特定为下述内容。实施方式的技术性思想在权利要求书中，能够追加各种变更。
[0015]对实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，列举在半导体衬底上三维地积层着存储单元晶体管的三维积层型NAND型闪速存储器为例进行说明。
[0016]1.构成
[0017]1.1半导体存储装置的整体构成
[0018]首先，使用图1对半导体存储装置的整体构成的一例进行说明。图1是表示半导体存储装置的基本的整体构成的框图的一例。
[0019]如图1所示，半导体存储装置1包含存储器芯部10与周边电路部20。
[0020]存储器芯部10包含存储单元阵列11、行解码器12及感测放大器13。
[0021]存储单元阵列11具备多个区块BLK(BLK0、BLK1、
…
)。区块BLK各自具备作为将存储单元晶体管串联连接而成的NAND串NS的集合的多个串组件SU(在图1的例子中，为4个串组件SU0～SU3)。例如，区块BLK为数据的抹除单位。区块BLK内包含的存储单元晶体管所保存的数据能够一次性抹除。进而，在本实施方式中，能够将区块BLK分割为多个区域(子区块SBLK)，独立地抹除各区域。区块BLK内的各NAND串NS相应于子区块SBLK数量被分割。而且，经分割的NAND串NS包含在各不相同的子区块SBLK中。以下，对区块BLK包含2个子区块SBLK的情况进行说明。将2个子区块SBLK分别表述为“上(Upper)子区块USBLK”及“下(Lower)子区块LSBLK”。例如，区块BLK0包含上子区块USBLK0及下子区块LSBLK0。区块BLK1包含上子区块USBLK1及下子区块LSBLK1。此外，存储单元阵列11内的区块BLK的个数、子区块SBLK的个数、区块BLK内的串组件SU的个数、及串组件SU内的NAND串NS的个数为任意。
[0022]行解码器12将从未图示的外部控制器接收到的行地址解码。然后，行解码器12基于解码结果选择存储单元阵列11的行方向的配线。更具体来说，行解码器12对用来选择行方向的各种配线(字线及选择栅极线)赋予电压。
[0023]感测放大器13在数据读出时，经由位线感测从任一个区块BLK读出的数据。另外，感测放大器13在数据写入时，经由位线将与写入数据对应的电压赋予到存储单元阵列11。
[0024]周边电路部20包含序列发生器21及电压产生电路22。
[0025]序列发生器21控制半导体存储装置1整体的动作。更具体来说，序列发生器21在写入动作、读出动作及抹除动作时，控制电压产生电路22、行解码器12及感测放大器13等。
[0026]电压产生电路22产生用于写入动作、读出动作及抹除动作的电压，供给到存储单元阵列11、行解码器12、及感测放大器13等。
[0027]1.2存储单元阵列的电路构成
[0028]接下来，使用图2对存储单元阵列11的构成进行说明。图2示出区块BLK0的串组件SU0的电路图。此外，其它区块BLK及串组件SU也为相同的构成。
[0029]如图2所示，区块BLK0的串组件SU0包含多个NAND串NS。NAND串NS各自例如包含160个存储单元晶体管MC0～MC159、10个虚设存储单元晶体管MCDD0～MCDD3、MCDU、MCDL、及
MCDS0～MCDS3、以及13个选择晶体管STT1a～STT1c、ST1a～ST1c、ST2a～ST2c、及STB2a～STB2d。以下，在不限定存储单元晶体管MC0～MC159中的某一个的情况下，表述为存储单元晶体管MC。在不限定虚设存储单元晶体管MCDD0～MCDD3中的某一个的情况下，表述为虚设存储单元晶体管MCDD。在不限定虚设存储单元晶体管MCDS0～MCDS3中的某一个的情况下，表述为虚设存储单元晶体管MCDS。在不限定虚设存储单元晶体管MCDD、MCDU、MCDL及MCDS中的某一个的情况下，表述为虚设存储单元晶体管MCD。在不限定选择晶体管STT1a～STT1c中的某一个的情况下，表述为STT1。在不限定选择晶体管ST1a～ST1c中的某一个的情况下，表述为ST1。在不限定选择晶体管S本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具备：存储器串，包含第1至第4选择晶体管、以及第1及第2存储单元，且是依序将所述第1选择晶体管、所述第2选择晶体管、所述第1存储单元、所述第2存储单元、所述第3选择晶体管及所述第4选择晶体管串联连接而成；第1至第4选择栅极线，分别连接于所述第1至第4选择晶体管的栅极；第1及第2字线，分别连接于所述第1及第2存储单元的栅极；位线，连接于所述第1选择晶体管；源极线，连接于所述第4选择晶体管；以及行解码器，构成为对所述第1至第4选择栅极线、以及所述第1及第2字线施加电压；抹除动作包含：第1模式，抹除所述第1及第2存储单元的数据；以及第2模式，抹除所述第1及第2存储单元中一者的数据；在所述第1模式中，对所述位线及所述源极线施加第1电压，对所述第1选择栅极线施加低于所述第1电压且在所述第1选择晶体管中产生GIDL的第2电压，对所述第2选择栅极线施加第3电压，对所述第3选择栅极线施加第4电压，对所述第4选择栅极线施加低于所述第1电压且在所述第4选择晶体管中产生GIDL的第5电压，对所述第1及第2字线施加低于所述第1至第...

【专利技术属性】
技术研发人员：武木田秀人，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：