半导体器件及其制作方法技术

本发明专利技术提供一种半导体器件及其制作方法，半导体器件的制作方法包括：提供基底并在所述基底上依次形成第一掩膜层、第二掩膜层，所述第二掩膜层覆盖在所述第一掩膜层上；以所述第二掩膜层为掩膜干法刻蚀所述第一掩膜层，所述第一掩膜层具有图案化的第一开口；去除所述第二掩膜层，以图案化的所述第一掩膜层作为掩膜湿法刻蚀所述基底，以在所述基底上形成多个沟槽，所述沟槽从所述基底表面开口延伸至所述基底内部，所述多个沟槽在垂直于所述基底的截面上的截面宽度从所述基底表面到所述基底内部逐渐减小。本发明专利技术提供的半导体器件及其制作方法既能增加沟槽设计的自由度，又能改善量子吸收效率。收效率。收效率。

【技术实现步骤摘要】
半导体器件及其制作方法


[0001]本专利技术涉及半导体制造
，尤其涉及一种半导体器件及其制作方法。

技术介绍

[0002]对于硅基的光电器件而言，硅的表面反射率很高，如果对硅表面不进行任何处理，那么它对可见光的反射率可达40％以上，且对近红外光的反射率高达60％以上。晶体硅对光如此高的反射率，以至于采用晶体硅制备的，最终严重制约其光电产品的应用领域和使用性能。
[0003]众所周知，通过增加硅的厚度可以提高材料对光子的吸收效率，但是硅厚度的增加将给半导体工艺带来非常巨大的挑战，其性价比不高。

技术实现思路

[0004]因此，本专利技术提供一种既能改善量子吸收效率的半导体器件的制作方法。
[0005]另外，本专利技术还提供一种具有高竞争力的半导体器件。
[0006]为解决上述问题，本专利技术提供的技术方案如下：
[0007]本专利技术提供一种半导体器件的制作方法，包括步骤：
[0008]提供基底，在所述基底上依次形成第一掩膜层、第二掩膜层，所述第二掩膜层覆盖在所述第一掩膜层上；
[0009]以所述第二掩膜层为掩膜干法刻蚀所述第一掩膜层，所述第一掩膜层具有图案化的第一开口；
[0010]去除所述第二掩膜层，以图案化的所述第一掩膜层作为掩膜湿法刻蚀所述基底，以在所述基底上形成多个沟槽，所述沟槽从所述基底表面开口延伸至所述基底内，所述多个沟槽在垂直于所述基底的截面上的截面宽度从所述基底表面到所述基底内部逐渐减小。
[0011]在本专利技术一可选实施例中，在垂直于所述基底表面的截面上，每个所述沟槽在所述基底表面开口处具有相对于所述沟槽悬空的凸部。
[0012]在本专利技术一可选实施例中，在“通过湿法刻蚀工艺在所述基底上形成多个沟槽”的步骤之后，还包括步骤：
[0013]去除所述第一掩膜层；及
[0014]通过无掩膜刻蚀工艺去除所述凸部。
[0015]在本专利技术一可选实施例中，在“通过无掩膜刻蚀工艺去除所述凸部”的步骤之后，还包括步骤：
[0016]在所述沟槽中填充绝缘材料。
[0017]在本专利技术一可选实施例中，去除所述凸部后，所述沟槽在所述基底的表面具有第二开口，在垂直于所述基底的截面上，所述第二开口的截面宽度大于所述第一开口的截面宽度，且所述第二开口与所述第一开口截面宽度差值小于100nm。
[0018]在本专利技术一可选实施例中，所述第一掩膜层为硬掩膜层，所述第二掩膜层为光刻
胶掩膜层。
[0019]在本专利技术一可选实施例中，所述第二掩膜层的厚度范围为小于
[0020]在本专利技术一可选实施例中，所述沟槽从所述基底表面开口延伸至所述基底内呈倒四棱锥。
[0021]在本专利技术一可选实施例中，每个所述沟槽的侧面倾斜角为54.7
°
。
[0022]在本专利技术一可选实施例中，所述沟槽的深度与所述沟槽的最大截面宽度的比值等于0.5*tan(54.7)。
[0023]本专利技术还提供一种半导体器件，所述半导体器件采用如上所述的半导体器件的制作方法制作而成。
[0024]本专利技术提供的半导体器件的制作方法，以图案化的第一掩膜层(硬掩模)替代第二掩膜层(光刻胶)作为掩膜，对基底进行湿法刻蚀，以在基底上形成沟槽，可以避免干法刻蚀工艺对于所述基底接触的光刻胶的过渡刻蚀，不仅形成了具有特定侧面角度(54.7
°
)的沟槽，增加了光在硅(基底)表面的反射次数，增强了硅(基底)表面对入射光能的俘获能力，进而改善了半导体器件的量子吸收效率，还能够避免因与所述基底接触的光刻胶的过渡刻蚀导致的沟槽特征尺寸增大，从而能够限缩沟槽的特征尺寸，增加沟槽设计的自由度。
附图说明
[0025]为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
[0026]图1为本专利技术较佳实施例提供的一种半导体器件的制作方法的制作流程图。
[0027]图2为本专利技术较佳实施例提供的一种复合结构的剖视图。
[0028]图3为以图2所示的第二掩膜层作为掩膜图案化第一掩膜层后的剖视图。
[0029]图4为去除图3所示的第二掩膜层厚的剖视图。
[0030]图5为以图4所示的图案化的第一掩膜层作为掩膜刻蚀基底，以形成多个沟槽后的剖视图。
[0031]图6为去除图5中的所述第一掩膜层后的剖视图。
[0032]图7为去除图6中的沟槽上的凸部后的剖视图。
[0033]图8为在图7所示的基底的第一表面及沟槽内填充绝缘材料形成初始绝缘层后的剖视图。
[0034]图9为去除图8所示的基底的第一表面上的初始绝缘层，得到半导体器件后的剖视图。
[0035]图10为图9所示的半导体器件的光路图。
具体实施方式
[0036]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施
例，都属于本专利技术保护的范围。
[0037]在本专利技术的描述中，需要理解的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本专利技术的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
[0038]本专利技术可以在不同实施中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。
[0039]现有技术中常以光刻胶作为掩膜配合干法蚀刻工艺在硅基底上形成多个沟槽来提高材料对光子的吸收效率，在以光刻胶作为掩膜并利用干法刻蚀工艺制作沟槽时，需要光刻胶生成副产物去保护硅上的沟槽侧壁，才能得到想要的侧面角度，因此，光刻胶的厚度一般比较厚，而光刻胶的厚度较厚会导致光刻胶与基底接触的位置被刻蚀严重，会使得该位置处的掩膜的尺寸增大，从而会导致所制作的沟槽的特征尺寸增大且不可控。第一方面，如此通过如此方法制作的沟槽，其特征尺寸的进一步限缩比较困难，限制了沟槽设计的自由度；第二方面，通过如此方法制作的沟槽的侧面倾斜角只能做到70
°
左右，不是改善量子吸收效率的最佳角度。
[0040]本专利技术针对现有的半导体器件的沟槽设计自由度受限制以及量子吸收效率不佳的技术问题，提出一种半导体器件的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的制作方法，其特征在于，包括步骤：提供基底并在所述基底上依次形成第一掩膜层、第二掩膜层，所述第二掩膜层覆盖在所述第一掩膜层上；以所述第二掩膜层为掩膜干法刻蚀所述第一掩膜层，所述第一掩膜层具有图案化的第一开口；去除所述第二掩膜层，以图案化的所述第一掩膜层作为掩膜湿法刻蚀所述基底，以在所述基底上形成多个沟槽，所述沟槽从所述基底表面开口延伸至所述基底内部，所述多个沟槽在垂直于所述基底的截面上的截面宽度从所述基底表面到所述基底内部逐渐减小。2.如权利要求1所述的半导体器件的制作方法，其特征在于，在垂直于所述基底表面的截面上，每个所述沟槽在所述基底表面开口处具有相对于所述沟槽悬空的凸部。3.如权利要求2所述的半导体器件的制作方法，其特征在于，在“通过湿法刻蚀工艺在所述基底上形成多个沟槽”的步骤之后，还包括步骤：去除所述第一掩膜层；及通过无掩膜刻蚀工艺去除所述凸部。4.如权利要求3所述的半导体器件的制作方法，其特征在于，在“通过无掩膜刻蚀工艺去除所述凸部”的步骤之后，还包括步骤：在所述沟槽中填充绝缘材料。5.如...

【专利技术属性】
技术研发人员：吴恙，杨帆，胡胜，古立亮，杨道虹，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：