具有栅电极的半导体装置和包括其的电子系统制造方法及图纸

提供了一种具有栅电极的半导体装置和包括其的电子系统。所述半导体装置包括：基底，具有第一区域和第二区域，以及在第一区域和第二区域中由隔离层限定的有源区域；p型栅电极，掺杂有p型杂质并且包括p型下栅极层和位于p型下栅极层上的p型上栅极层，并且第一栅极介电层在第一区域中介于有源区域与p型栅电极之间；以及n型栅电极，掺杂有n型杂质并且包括n型下栅极层和位于n型下栅极层上的n型上栅极层，并且第二栅极介电层在第二区域中介于有源区域与n型栅电极之间。与n型栅电极之间。与n型栅电极之间。

【技术实现步骤摘要】
具有栅电极的半导体装置和包括其的电子系统
[0001]本申请要求于2020年9月15日在韩国知识产权局提交的第10
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2020
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0118361号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。


[0002]本专利技术构思涉及一种半导体装置和一种包括该半导体装置的电子系统，更具体地，涉及一种具有栅电极的半导体装置和一种包括该半导体装置的电子系统。

技术介绍

[0003]根据电子工业中的新技术突破和用户对高性能电子系统的不断需求，电子系统已经被小型化和轻量化。因此，包括在电子系统中的半导体装置需要高度集成化并且具有高容量。由于半导体装置高度集成，因此形成包括在半导体装置中的晶体管的栅电极的尺寸相应减小，结果，会发生短沟道效应而使半导体装置的特性劣化。为了防止短沟道效应发生，提出了一种具有由p型多晶硅形成的p型栅电极的双栅极晶体管。然而，用于形成p型多晶硅的杂质离子的扩散是一个问题，因为它会导致半导体装置的电特性的劣化。

技术实现思路

[0004]本专利技术构思涉及一种具有能够提供高电特性的栅电极的半导体装置和一种包括该半导体装置的电子系统。
[0005]根据本专利技术构思的示例性实施例，提供了一种半导体装置，包括：外围电路区域，形成在基底上；半导体层，覆盖外围电路区域；以及存储器单元阵列区域，形成在半导体层上。存储器单元阵列区域包括：第一单元层叠结构和位于第一单元层叠结构上的第二单元层叠结构，第一单元层叠结构和第二单元层叠结构均包括在半导体层上交替地层叠的多个绝缘层和多个字线结构；以及多个沟道结构，填充穿过第一单元层叠结构的多个第一沟道孔和连接到所述多个第一沟道孔并且穿过第二单元层叠结构的多个第二沟道孔。外围电路区域包括：有源区域，在基底中由隔离层限定；栅极介电层，设置在有源区域上；栅电极，包括下栅极层和位于下栅极层上的上栅极层，下栅极层位于栅极介电层上；以及一对杂质区域，形成在有源区域的在栅极长度方向上位于栅电极的两侧上的部分中。上栅极层覆盖下栅极层的上表面和下栅极层的在与栅电极的栅极长度方向正交的栅极宽度方向上的侧表面的部分。
[0006]根据本专利技术构思的示例性实施例，提供了一种半导体装置，包括：基底，具有第一区域和第二区域，以及在第一区域和第二区域中由隔离层限定的有源区域；p型栅电极，掺杂有p型杂质并且包括p型下栅极层和位于p型下栅极层上的p型上栅极层，并且第一栅极介电层在第一区域中介于有源区域与p型栅电极之间；以及n型栅电极，掺杂有n型杂质并且包括n型下栅极层和位于n型下栅极层上的n型上栅极层，并且第二栅极介电层在第二区域中介于有源区域与n型栅电极之间。p型上栅极层覆盖p型下栅极层的上表面，并且沿着p型下栅极层在p型栅电极的栅极宽度方向上的侧表面延伸，以接触隔离层的上表面。
[0007]根据本专利技术构思的示例性实施例，提供了一种电子系统，包括：主基底；形成在主基底上的半导体装置；以及控制器，电连接到主基底上的半导体装置。半导体装置包括：栅极介电层，在由隔离层限制的有源区域中设置在半导体基底上；栅电极，包括下栅极层和上栅极层，下栅极层形成在栅极介电层上且具有第一下栅极层和位于第一下栅极层上的第二下栅极层的层叠结构，并且上栅极层形成在下栅极层上且具有第一上栅极层和位于第一上栅极层上的第二上栅极层的层叠结构；以及一对杂质区域，形成在有源区域的在第一水平方向上位于栅电极的两侧上的部分中。第一上栅极层在覆盖第二下栅极层的上表面和下栅极层的在与第一水平方向正交的第二水平方向上的侧表面的部分的同时延伸，并且接触隔离层的上表面。第一下栅极层和第一上栅极层包括包含碳的多晶硅，并且第二下栅极层和第二上栅极层包括不包含碳的多晶硅。
附图说明
[0008]通过下面结合附图的详细描述，将更清楚地理解本专利技术构思的示例性实施例，在附图中：
[0009]图1A和图1B是示出根据本专利技术构思的示例性实施例的半导体装置的剖视图；
[0010]图2是示出根据本专利技术构思的示例性实施例的半导体装置的剖视图；
[0011]图3是示出根据本专利技术构思的示例性实施例的半导体装置的剖视图；
[0012]图4是示出根据本专利技术构思的示例性实施例的半导体装置的剖视图；
[0013]图5是示出根据本专利技术构思的示例性实施例的半导体装置的剖视图；
[0014]图6是示出根据本专利技术构思的示例性实施例的半导体装置的剖视图；
[0015]图7A至图7G是示出根据本专利技术构思的示例性实施例的根据工艺顺序制造半导体装置的方法的剖视图；
[0016]图8是根据本专利技术构思的示例性实施例的包括在半导体装置中的存储器单元阵列的等效电路图；
[0017]图9是示出根据本专利技术构思的示例性实施例的具有存储器单元阵列的半导体装置的剖视图；
[0018]图10是示出根据本专利技术构思的示例性实施例的半导体装置的剖视图；
[0019]图11是示意性示出根据本专利技术构思的示例性实施例的包括半导体装置的电子系统的图；
[0020]图12是示意性示出根据本专利技术构思的示例性实施例的包括半导体装置的电子系统的图；
[0021]图13是示意性示出根据本专利技术构思的示例性实施例的半导体封装的剖视图；并且
[0022]图14是示意性示出根据本专利技术构思的示例性实施例的半导体封装的剖视图。
[0023]由于图1A至图14中的图旨在用于说明性目的，因此图中的元件不一定按比例绘制。例如，为了清楚目的，可以放大或夸大一些元件。
具体实施方式
[0024]图1A和图1B是示出根据本专利技术构思的示例性实施例的半导体装置1的剖视图。例如，图1A和图1B是在彼此正交的方向上截取的剖视图。图1A是示出沿与第一水平方向(X方
向)垂直的竖直方向(Z方向)截取的面的剖视图，并且图1B是示出沿与第二水平方向(Y方向)垂直的竖直方向(Z方向)截取的面的剖视图，第二水平方向(Y方向)与第一水平方向(X方向)正交。
[0025]参照图1A和图1B，半导体装置1包括晶体管TR。在本专利技术构思的示例性实施例中，半导体装置1可以是包括多个存储器单元的存储器装置，并且晶体管TR可以形成用于驱动多个存储器单元的外围电路。例如，半导体装置1可以是包括多个闪存单元的闪存装置，并且晶体管TR可以形成用于驱动多个闪存单元的外围电路。可选地，例如，半导体装置1可以是包括多个DRAM单元的动态随机存取存储器(DRAM)装置，并且晶体管TR可以形成用于驱动多个DRAM单元的外围电路。在本专利技术构思的示例性实施例中，半导体装置1可以是逻辑半导体装置，诸如以中央处理单元(CPU)、微处理单元(MPU)、图形处理单元(GPU)或应用处理器(AP)为例，并且晶体管TR可以形成逻辑电路。
[0026]半导体装置1可以包括具有有源区域112的基底110、在基底110上限制有源区域112的隔离层120、布置在有源区域112上的栅电极200以及设置在有源区域112与栅电极200本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，所述半导体装置包括：外围电路区域，形成在基底上；半导体层，覆盖外围电路区域；以及存储器单元阵列区域，形成在半导体层上，其中，存储器单元阵列区域包括：第一单元层叠结构和位于第一单元层叠结构上的第二单元层叠结构，第一单元层叠结构和第二单元层叠结构均包括在半导体层上交替地层叠的多个绝缘层和多个字线结构；以及多个沟道结构，填充穿过第一单元层叠结构的多个第一沟道孔和连接到所述多个第一沟道孔并且穿过第二单元层叠结构的多个第二沟道孔，其中，外围电路区域包括：有源区域，在基底中由隔离层限定；栅极介电层，设置在有源区域上；栅电极，包括下栅极层和位于下栅极层上的上栅极层，下栅极层位于栅极介电层上；以及一对杂质区域，形成在有源区域的在栅极长度方向上位于栅电极的两侧上的部分中，并且其中，上栅极层覆盖下栅极层的上表面和下栅极层的在与栅电极的栅极长度方向正交的栅极宽度方向上的部分侧表面。2.根据权利要求1所述的半导体装置，其中，上栅极层接触隔离层的上表面。3.根据权利要求1所述的半导体装置，其中，上栅极层包括第一上栅极层和位于第一上栅极层上的第二上栅极层，且第一上栅极层包括碳，并且第二上栅极层不包括碳。4.根据权利要求3所述的半导体装置，其中，第一上栅极层接触隔离层的上表面，并且其中，第二上栅极层与隔离层间隔开，且第一上栅极层介于第二上栅极层与隔离层之间。5.根据权利要求3所述的半导体装置，其中，下栅极层包括第一下栅极层和位于第一下栅极层上的第二下栅极层，且第一下栅极层包括碳，并且第二下栅极层不包括碳。6.根据权利要求5所述的半导体装置，其中，第一下栅极层、第二下栅极层和第二上栅极层包括多晶硅，并且其中，第一上栅极层包括多晶硅或非晶硅。7.根据权利要求5所述的半导体装置，其中，下栅极层的厚度具有比上栅极层的厚度的值大的值。8.根据权利要求5所述的半导体装置，其中，第一下栅极层的厚度具有比第二下栅极层的厚度的值大的值。9.根据权利要求5所述的半导体装置，其中，第一上栅极层的厚度具有与第二上栅极层的厚度的值相同的值。10.根据权利要求5所述的半导体装置，其中，第一上栅极层的碳的比率与第一下栅极层的碳的比率相同。11.根据权利要求5所述的半导体装置，其中，第一上栅极层包括的碳的比率高于包括
在第一下栅极层中的碳的比率。12.根据权利要求11所述的半导体装置，其中，第一下栅极层、第二下栅极层和第二上栅极层包括多晶硅，并且其中，第一上栅极层包括平均晶粒尺寸的值小于第一下栅极层的平均晶粒尺寸的值的多晶硅或非晶硅。13.根据权利要求3所述的半导体装置，其中，上栅极层还包括位于第二上栅极层上的第三上栅极层，且第三上栅极层包括的碳的比率与包括在第一上栅极层中的碳的比率相同。14.根据权利要求1所述的半导体装置，其中，在栅极长度方向上，栅电极的上栅极层的宽度具有与下栅极层的宽度的值相同的值，并且其中，在栅极宽度方向上，栅电极的上栅极层的宽度具有比下栅极层的宽度的值大的值。15.一种半导体装置，所述半导体装置包括：基底，具有第一区...

【专利技术属性】
技术研发人员：李商勋，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：