组对结构非易失性存储阵列的数据读取方法技术

本发明专利技术的组对结构非易失性存储阵列的数据读取方法中，在第一数据读取周期，选中存储单元的第一存储管的字线施加零伏电压而第二存储管的字线施加开启电压，与选中存储单元不同行的非选中存储单元的第一存储管的字线施加补偿正电压而第二存储管的字线施加关断负电压；在第二数据读取周期，选中存储单元的第二存储管的字线施加零伏电压而第一存储管的字线施加开启电压，非选中存储单元的第二存储管的字线施加补偿正电压而第一存储管的字线施加关断负电压。通过两个数据读取周期的配合，关断负电压产生的软擦除作用可以通过补偿正电压产生的软编程作用来补偿，从而在不增加额外电路和读周期时间的情况下，降低读取干扰发生的概率。发生的概率。发生的概率。

【技术实现步骤摘要】
组对结构非易失性存储阵列的数据读取方法


[0001]本专利技术涉及存储
，特别涉及一种组对结构非易失性存储阵列的数据读取方法。

技术介绍

[0002]对非易失性（或非挥发性，Nonvolatile）的半导体存储芯片来说，其在数据写入后，即使处在断电情况下仍能保持所存储的数据信息。一般而言，非易失性存储器（即非易失性存储阵列）具有行列排布的多个存储管。在实际非易失性存储器数据读取的过程中，为了识别选中存储管中所存储的数据，通常会在选中存储管的位线或同时在位线和字线上施加相应大小的电压，同时会在未选中存储管上施加另一字线电压，选中字线和非选中字线上所施加的电压均会对存储管所存储的数据有些许干扰。虽然字线单次施加的电压对存储管内所存储的数据的影响度较小，但在实际应用过程中，一般会对同一存储阵列所储存的数据进行多次读取，例如十万至百万次的数据读取次数，每次读取产生的细小干扰会随着读取次数的增加而逐次累积，最终有可能会引起存储阵列所存储的数据发生变化或异常，导致所读取的数据与存储的数据不一致，发生信息读取错误，此类现象在非易失性存储器领域通常被称为“读取干扰”（Read Disturb）。也因有着这样的现象存在，无不驱使着各路非易失性存储器开发者研发出防止或改善读取干扰的技术，借以来有效地降低读取干扰发生的机率。

技术实现思路

[0003]本专利技术提供一种组对结构非易失性存储阵列的数据读取方法，可以减小数据读取操作对存储阵列所存储的数据的影响，以有效地降低读取干扰发生的机率，提高数据读取的准确度，且有助于提高存储阵列数据的可读取次数和数据存储的时间。
[0004]为了实现上述目的，本专利技术提供一种组对结构非易失性存储阵列的数据读取方法。所述组对结构非易失性存储阵列包括行列排布的多个组对存储单元，同一列的所述组对存储单元对应相同的两条位线；每个所述组对存储单元包括沿列方向排布的组对的第一存储管和第二存储管，所述第一存储管和所述第二存储管的源极相连接，所述第一存储管的漏极连接对应的所述两条位线中的一条，所述第二存储管的漏极连接对应的所述两条位线中的另一条；同一行的所述组对存储单元中，所有的第一存储管位于同一行且栅极连接同一条字线，所有的第二存储管位于同一行且栅极连接同一条字线；所述数据读取方法包括：将需要读取的组对存储单元作为选中存储单元，与所述选中存储单元不同行的组对存储单元作为非选中存储单元；在第一数据读取周期，所述选中存储单元的第一存储管作为选中存储管；对于所述选中存储单元，第一存储管连接的字线施加零伏电压，第二存储管连接的字线施加开启电压；对于所述非选中存储单元，第一存储管连接的字线施加补偿正电压，第二存储管连接
的字线施加关断负电压；在第二数据读取周期，所述选中存储单元的第二存储管作为选中存储管；对于所述选中存储单元，第二存储管连接的字线施加零伏电压，第一存储管连接的字线施加开启电压；对于所述非选中存储单元，第二存储管连接的字线施加补偿正电压，第一存储管连接的字线施加关断负电压。
[0005]可选的，所述补偿正电压大于存储管编程后的阈值电压且小于存储管进行数据写入时对应的字线上施加的正电压。
[0006]可选的，所述补偿正电压与所述关断负电压大小相等且极性相反。
[0007]可选的，所述关断负电压大于存储管进行擦除时对应字线施加的负电压且小于存储管擦除后的阈值电压。
[0008]可选的，所述开启电压大于存储管写入后的阈值电压且小于存储管写入时对应的字线上施加的正电压。
[0009]可选的，所述第一数据读取周期和所述第二数据读取周期连续进行。
[0010]可选的，在所述第一数据读取周期，所述选中存储单元的第一存储管漏极连接的位线施加零伏电压，所述选中存储单元的第二存储管漏极连接的位线施加读取电压，其它位线均施加零伏电压；在所述第二数据读取周期，所述选中存储单元的第二存储管漏端连接的位线施加零伏电压，所述选中存储单元的第一存储管漏端连接的位线施加读取电压，其它位线均施加零伏电压。
[0011]可选的，所述读取电压大于零且小于电源电压。
[0012]可选的，在所述第一数据读取周期，同一组对存储单元的第二存储管作为第一存储管的选择管；在所述第二数据读取周期，同一组对存储单元的第一存储管作为第二存储管的选择管。
[0013]可选的，所述多个组对存储单元设置于衬底的同一注入阱上，在所述第一数据读取周期和所述第二数据读取周期中，所述注入阱均施加零伏电压。
[0014]本专利技术的组对结构非易失性存储阵列的数据读取方法中，将需要读取的组对存储单元作为选中存储单元，与所述选中存储单元不同行的组对存储单元作为非选中存储单元；在第一数据读取周期，所述选中存储单元的第一存储管作为选中存储管，对所述选中存储单元的第一存储管连接的字线施加零伏电压，对所述选中存储单元的第二存储管连接的字线施加开启电压，对所述非选中存储单元的第一存储管连接的字线施加补偿正电压，对所述非选中存储单元的第二存储管连接的字线施加关断负电压；在第二数据读取周期，所述选中存储单元的第二存储管作为选中存储管，对所述选中存储单元的第二存储管连接的字线施加零伏电压，对所述选中存储单元的第一存储管连接的字线施加开启电压，对所述非选中存储单元的第二存储管连接的字线施加补偿正电压，对所述非选中存储单元的第一存储管连接的字线施加关断负电压。如此对于非选中存储单元来说，第一数据读取周期中关断负电压对第二存储管产生的软擦除作用可以通过第二数据读取周期中补偿正电压对其产生的软编程作用来补偿，第二数据读取周期中关断负电压对第一存储管产生的软擦除作用可以通过第一数据读取周期中补偿正电压对其产生的软编程作用来补偿，从而在读取选中存储单元所存储的数据的同时，可以减小甚至消除数据读取操作对非选中存储单元所存储的数据的影响，在不增加额外电路的情况下，可以节省对存储阵列所存储的数据进行
补偿的时间，以及可以有效地降低读取干扰发生的机率，提高数据读取的准确度，且有助于提高存储阵列数据的可读取次数和数据存储的时间。
附图说明
[0015]图1为一种组对结构非易失性存储阵列的架构图。
[0016]图2为一种组对结构非易失性存储阵列在第一数据读取周期中的电压施加示意图。
[0017]图3为一种组对结构非易失性存储阵列在第二数据读取周期中的电压施加示意图。
[0018]图4为本专利技术一实施例的组对结构非易失性存储阵列的数据读取方法的流程图。
[0019]图5为本专利技术一实施例的组对结构非易失性存储阵列的数据读取方法中第一数据读取周期的电压施加示意图。
[0020]图6为本专利技术一实施例的组对结构非易失性存储阵列的数据读取方法中第二数据读取周期的电压施加示意图。
具体实施方式
[0021]在对本专利技术的组对结构非易失性存储阵列的数据读取方法进行介绍之前。首先对组对结构非易失性存储阵列进行介绍。
[0022]图1为一种组对结构非易失性存储阵列的架构图。如图1所示，非易失性存本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种组对结构非易失性存储阵列的数据读取方法，其特征在于，所述组对结构非易失性存储阵列包括行列排布的多个组对存储单元，同一列的所述组对存储单元对应相同的两条位线；每个所述组对存储单元包括沿列方向排布的组对的第一存储管和第二存储管，所述第一存储管和所述第二存储管的源极相连接，所述第一存储管的漏极连接对应的所述两条位线中的一条，所述第二存储管的漏极连接对应的所述两条位线中的另一条；同一行的所述组对存储单元中，所有的第一存储管位于同一行且栅极连接同一条字线，所有的第二存储管位于同一行且栅极连接同一条字线；所述数据读取方法包括：将需要读取的组对存储单元作为选中存储单元，与所述选中存储单元不同行的组对存储单元作为非选中存储单元；在第一数据读取周期，所述选中存储单元的第一存储管作为选中存储管；对于所述选中存储单元，第一存储管连接的字线施加零伏电压，第二存储管连接的字线施加开启电压；对于所述非选中存储单元，第一存储管连接的字线施加补偿正电压，第二存储管连接的字线施加关断负电压；在第二数据读取周期，所述选中存储单元的第二存储管作为选中存储管；对于所述选中存储单元，第二存储管连接的字线施加零伏电压，第一存储管连接的字线施加开启电压；对于所述非选中存储单元，第二存储管连接的字线施加补偿正电压，第一存储管连接的字线施加关断负电压。2.如权利要求1所述的数据读取方法，其特征在于，所述补偿正电压大于存储管编程后的阈值电压且小于存储管进行数据写入时对应的字线上施加的正电压。3.如权利要求1所述...

【专利技术属性】
技术研发人员：禹小军，金波，
申请(专利权)人：杭州领开半导体技术有限公司，
类型：发明
国别省市：