存储器系统以及信息处理系统技术方案

实施方式提供能够提高巡检处理的控制性的存储器系统以及信息处理系统。一个实施方式的存储器系统具备：非易失性存储器；以及存储器控制器，构成为根据第1指令集来执行巡检处理。存储器控制器构成为，在巡检处理中，从非易失性存储器读出第1数据，不将第1数据向存储器系统的外部输出。系统的外部输出。系统的外部输出。

【技术实现步骤摘要】
存储器系统以及信息处理系统
[0001]相关申请
[0002]本申请享受以日本专利申请2020
‑
151960号(申请日：2020年9月10日)为基础申请的优先权。本申请通过参考该基础申请而包括基础申请的全部内容。


[0003]本专利技术的实施方式涉及存储器系统以及信息处理系统。

技术介绍

[0004]已知有包括存储器系统和对存储器系统进行控制的主机设备的信息处理系统。存储器系统包括作为半导体存储装置的NAND型闪存器和对半导体存储装置进行控制的存储器控制器。

技术实现思路

[0005]实施方式提供能够提高巡检处理的控制性的存储器系统以及信息处理系统。
[0006]实施方式的存储器系统具备：非易失性存储器；以及存储器控制器，构成为根据第1指令集来执行巡检处理。所述存储器控制器构成为，在所述巡检处理中，从所述非易失性存储器读出第1数据，不将所述第1数据输出至所述存储器系统的外部。
附图说明
[0007]图1是用于说明第1实施方式的包括存储器系统的信息处理系统的结构的框图。
[0008]图2是用于说明第1实施方式的非易失性存储器的结构的框图。
[0009]图3是用于说明第1实施方式的非易失性存储器的存储单元阵列的结构的电路图。
[0010]图4是用于说明第1实施方式的存储单元阵列的阈值电压分布的示意图。
[0011]图5是用于说明第1实施方式的信息处理系统的巡检管理信息的概念图。
[0012]图6是用于说明第1实施方式的信息处理系统的巡检管理信息的详细的概念图。
[0013]图7是用于说明第1实施方式的信息处理系统的巡检管理信息的详细的概念图。
[0014]图8是用于说明第1实施方式的信息处理系统的巡检结果信息的概念图。
[0015]图9是用于说明第1实施方式的信息处理系统的巡检进度信息的概念图。
[0016]图10是用于说明第1实施方式的信息处理系统中的巡检管理动作的流程图。
[0017]图11是用于说明第1实施方式的信息处理系统中的巡检模式的第1例的登记动作的指令序列。
[0018]图12是用于说明在第1实施方式的信息处理系统中登记的巡检模式的第1例的示意图。
[0019]图13是用于说明第1实施方式的信息处理系统中的巡检模式的第2例的登记动作的指令序列。
[0020]图14是用于说明在第1实施方式的信息处理系统中登记的巡检模式的第2例的示
意图。
[0021]图15是用于说明第1实施方式的信息处理系统中的巡检模式的第3例的登记动作的指令序列。
[0022]图16是用于说明在第1实施方式的信息处理系统中登记的巡检模式的第3例的示意图。
[0023]图17是用于说明第1实施方式的信息处理系统中的巡检模式设定动作的指令序列。
[0024]图18是用于说明第1实施方式的信息处理系统中的包括巡检处理在内的一系列动作的流程图。
[0025]图19是用于说明第1实施方式的信息处理系统中的点检用巡检处理的流程图。
[0026]图20是用于说明第1实施方式的信息处理系统中的更新用巡检处理的流程图。
[0027]图21是用于说明第1实施方式的信息处理系统中的更新用巡检处理的示意图。
[0028]图22是用于说明第1实施方式的信息处理系统中的更新用巡检处理与点检用巡检处理的关系的示意图。
[0029]图23是用于说明第1实施方式的变形例的信息处理的系统巡检管理信息的概念图。
[0030]图24是用于说明第1实施方式的变形例的信息处理系统中的巡回动作的流程图。
[0031]图25是用于说明第2实施方式的信息处理系统中的包括巡检处理在内的一系列动作的流程图。
[0032]图26是用于说明第2实施方式的信息处理系统中的巡检执行动作的指令序列。
[0033]图27是用于说明第3实施方式的信息处理系统的巡检管理信息的概念图。
[0034]图28是用于说明第3实施方式的信息处理系统中的巡检模式更新动作的流程图。
[0035]图29是用于说明第3实施方式的信息处理系统中的巡检模式更新动作的示意图。
[0036]图30是用于说明第3实施方式的变形例的信息处理系统中的巡检模式输出动作的流程图。
[0037]图31是用于说明其他变形例的信息处理系统中的更新用巡检处理的流程图。
[0038]图32是用于说明其他变形例的信息处理系统中的更新用巡检处理的示意图。
具体实施方式
[0039]以下，参照附图对实施方式进行说明。另外，在以下的说明中，对于具有相同的功能以及结构的构成要素，标注共通的参照附图标记。另外，在区分具有共通的参照附图标记的多个构成要素的情况下，对该共通的参照附图标记标注后缀来进行区别。另外，在对多个构成要素不需要特别区分的情况下，对该多个构成要素仅赋予共通的参照附图标记，不附加后缀。
[0040]1.第1实施方式
[0041]对第1实施方式的信息处理系统进行说明。
[0042]1.1结构
[0043]1.1.1信息处理系统
[0044]使用图1对第1实施方式的信息处理系统的结构进行说明。
[0045]如图1所示，信息处理系统1具备主机设备2及存储器系统3。
[0046]主机设备2例如是数据中心内的服务器或个人计算机等，存储查找表5。查找表5是将唯一地识别存储在存储器系统3内的数据的地址信息(逻辑地址)与唯一地识别该数据被存储的存储器系统3内的存储区域的地址信息(物理地址)相互建立关联而得到的信息。主机设备2构成为，能够基于该查找表5来指示向存储器系统3内的哪个物理地址写入数据(或者从哪个物理地址读出数据)。
[0047]存储器系统3例如是SoC(System
‑
on
‑
a
‑
Chip)，响应来自主机设备2的命令，命令对于存储器系统3内的非易失性存储器10指令执行读出处理、写入处理及擦除处理等。
[0048]1.1.2存储器系统
[0049]接着，参照图1，对第1实施方式的存储器系统的结构进行说明。
[0050]存储器系统3包括非易失性存储器10、易失性存储器20及存储器控制器30，并与主机设备2连接。非易失性存储器10、易失性存储器20以及存储器控制器30例如也可以通过它们的组合来构成一个半导体装置，作为其例子，可以举出SD
TM
卡那样的存储卡、UFS(universal flash storage：通用闪存器)、SSD(solid state drive：固态硬盘)等。
[0051]非易失性存储器10(以下，为NAND闪存器10)例如包括分别包括多个存储单元晶体管的多个芯片10
‑
0～10
‑
N，非易失性地存储从主机设备2指示写入的数据(本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器系统，具备：非易失性存储器；存储器控制器，构成为根据第1指令集来执行巡检处理；所述存储器控制器构成为，在所述巡检处理中，从所述非易失性存储器读出第1数据；不将所述第1数据输出至所述存储器系统的外部。2.根据权利要求1所述的存储器系统，其中，所述第1指令集指定所述非易失性存储器中的所述第1数据的存储区域。3.根据权利要求1所述的存储器系统，其中，所述第1指令集指定所述巡检处理的第1周期。4.根据权利要求3所述的存储器系统，其中，所述存储器控制器构成为，根据所述第1指令集，针对每个所述第1周期反复执行所述巡检处理。5.根据权利要求4所述的存储器系统，其中，所述存储器控制器构成为，在接收到所述第1指令集后，根据第3指令组，将对是否针对每个所述第1周期反复执行了所述巡检处理进行表示的信息输出至所述存储器系统的外部。6.根据权利要求1所述的存储器系统，其中，所述存储器控制器构成为，根据所述第1指令集，仅执行1次所述巡检处理。7.根据权利要求1所述的存储器系统，其中，所述第1指令集指定所述巡检处理的第1优先级。8.根据权利要求7所述的存储器系统，其中，所述存储器控制器构成为，根据第2指令集，执行主机读出处理，在该主机读出处理中，从所述非易失性存储器读出第2数据、并将所述第2数据输出至所述存储器系统的外部，根据所述第1指令集，基于所述第1优先级，判定是否比所述主机读出处理优先地执行所述巡检处理。9.根据权利要求1所述的存储器系统，其中，所述第1指令集指定所述巡检处理是第1巡检处理还是第2巡检处理，所述存储器控制器，构成为，在所述第1巡检处理及所述第2巡检处理中，检测所述第1数据中包括的错误，并构成为，在所述第2巡检处理中，进一步地生成将所述第1数据中包括的错误订正后得到的第3数据，并基于所述第1数据以及所述第3数据，将应用于所述非易失性存储器的读出电压更新。10.根据权利要求9所述的存储器系统，其中，所述存储器控制器构成为，在所述巡检处理的执行后，根据第4指令组，将对所述检测出的错误比特数是否为阈值以上进行表示的信息输出至所述存储器系统的外部。11.根据权利要求1所述的存储器系统，其中，所述存储器控制器构成为，在接收到所述第1指令集后，根...

【专利技术属性】
技术研发人员：黑泽泰彦，武田奈穗美，白川政信，牛岛康之，菅野伸一，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：