电荷耦合MOSFET器件制造技术

本实用新型专利技术属于半导体技术领域，具体涉及一种电荷耦合MOSFET器件。一种电荷耦合MOSFET器件，包括：一外延层；和至少一有源区沟槽，位于外延层上；有源区沟槽内具有：一栅极多晶硅，位于有源区沟槽内；一沟槽下部氧化物介质层，位于栅极多晶硅下部与有源区沟槽下部之间；一栅极氧化物介质层，位于栅极多晶硅上部与有源区沟槽上部之间；栅极多晶硅的上部具有一凸起部，栅极多晶硅的的凸起部伸出于有源区沟槽。本实用新型专利技术由于栅极多晶硅具有凸起部，使得刻蚀时的多晶硅消耗量极小，消除了由于栅极多晶硅回蚀时刻蚀量波动对栅极多晶硅的实际长度产生的影响，可以通过加大刻蚀量确保转角处多晶硅不会产生残留，减小器件漏电流。减小器件漏电流。减小器件漏电流。

【技术实现步骤摘要】
电荷耦合MOSFET器件


[0001]本技术属于半导体
，具体涉及一种电荷耦合MOSFET器件。

技术介绍

[0002]在低压电荷耦合MOSFET器件中，尤其是小功率器件，要求使用较低的阈值电压值(Vth)。为了实现较低阈值电压值，器件的栅氧厚度往往很薄，通常小于500A。因此现有结构的低压电荷耦合MOSFET器件中栅极多晶硅的实际长度的波动会给器件的阈值电压值造成较大的波动，而栅极多晶硅的实际长度的波动和器件制备过程中工艺参数的波动密切相关，难以控制及消除。
[0003]另一方面低压器件的尺寸间距(Pitch size)一般较小，因而多晶硅和连接孔的距离较小，现有器件在沟槽顶部的转角处容易产生多晶硅残留从而导致漏电偏大，难以解决。
[0004]现有的低压电荷耦合MOSFET器件其工艺流程包括：
[0005]步骤
①
，沟槽刻蚀；
[0006]步骤
②
，沟槽内生长掩膜层；
[0007]步骤
③
，打开沟槽底部掩膜层；
[0008]步骤
④
，沟槽下部硅刻蚀；
[0009]步骤
⑤
，沟槽下部厚氧化层生长；
[0010]步骤
⑥
，掩膜层去除；
[0011]步骤
⑦
，栅氧生长；
[0012]步骤
⑧
，多晶硅积淀及多晶硅回蚀。
[0013]通过上述工艺流程及后续工艺流程，最终得到如图1所示的现有技术的器件结构，包括外延层(Epi)101、外延层中沟槽(Trench)102、沟槽下部氧化物介质层(Oxide)103、栅极氧化物介质层(GOX)104、栅极多晶硅 (Poly)105、P型掺杂区(body)106、N型掺杂区(N+)107、连接孔(CT) 108、连接孔注入区(BF2)109、介质隔离层(ILD)110、金属电极(AlCu) 111等部分。可见，这种结构沟槽102中栅极多晶硅的实际长度直接受栅极多晶硅回蚀(干刻)刻蚀量的影响，以及在湿法刻蚀去除硬掩膜层时受栅极多晶硅损失量的影响，造成了器件的阈值电压值波动。

技术实现思路

[0014]本技术针对现有的电荷耦合MOSFET器件由于多晶硅的实际长度的波动对器件的阈值电压值造成较大波动的技术问题，目的在于提供一种电荷耦合MOSFET器件。
[0015]一种电荷耦合MOSFET器件，包括：一外延层；和至少一有源区沟槽，位于所述外延层上；
[0016]所述有源区沟槽内具有：
[0017]一栅极多晶硅，位于所述有源区沟槽内；
[0018]一沟槽下部氧化物介质层，位于所述栅极多晶硅下部与所述有源区沟槽下部之
间；
[0019]一栅极氧化物介质层，位于所述栅极多晶硅上部与所述有源区沟槽上部之间；
[0020]所述栅极多晶硅的上部具有一凸起部，所述栅极多晶硅的的凸起部伸出于所述有源区沟槽。
[0021]所述有源区沟槽的中心深度：所述栅极多晶硅的凸起部的凸起高度为 100：+0.1～7.5，优选100：+1.9～5.6。
[0022]所述电荷耦合MOSFET器件还包括：
[0023]至少两个垫片，位于所述有源区沟槽外且设置在所述栅极多晶硅的凸起部两侧侧壁外。
[0024]所述垫片包括：
[0025]氧化物层，底面位于所述外延层上方，一侧侧壁连接所述栅极多晶硅的凸起部的外侧壁；
[0026]氮化物层，底面与所述氧化物层顶面连接，一侧侧壁连接所述栅极多晶硅的凸起部的外侧壁。
[0027]所述垫片的顶面与所述栅极多晶硅的凸起部顶面齐平。
[0028]所述垫片采用多面体结构，所述垫片中的一个面连接所述栅极多晶硅的凸起部侧壁，相邻的另一个面连接所述有源区沟槽顶部外侧的平面。
[0029]所述电荷耦合MOSFET器件还包括：
[0030]一体区，位于所述外延层上方；
[0031]一源区，位于所述体区上方；
[0032]所述有源区沟槽从上往下依次贯穿所述源区和所述体区并延伸入所述外延层，所述栅极多晶硅的凸起部高于所述源区高度，由所述垫片将所述栅极多晶硅和所述源区隔开。
[0033]所述垫片采用多面体结构，所述垫片中的一个面连接所述栅极多晶硅的凸起部侧壁，相邻的另一个面连接所述源区顶面。
[0034]所述电荷耦合MOSFET器件还包括：
[0035]一介质隔离层，位于所述源区和所述栅极多晶硅上方；
[0036]一金属电极，位于所述介质隔离层上方，所述金属电极与所述源区由所述介质隔离层隔开；
[0037]一连接孔，上端连接所述金属电极，下端贯穿所述介质隔离层和所述源区延伸入所述体区；
[0038]一连接孔注入区，位于所述体区内，上端连接所述连接孔。
[0039]所述垫片采用纵截面为扇形的扇形体结构，所述垫片的一侧平面连接所述栅极多晶硅凸起部侧壁的外侧，所述垫片的另一侧平面连接所述源区顶面，所述垫片的弧形面连接所述介质隔离层。
[0040]所述体区为P型掺杂类型的P型掺杂区，所述源区为N型掺杂类型的N 型掺杂区。
[0041]本技术的积极进步效果在于：本技术采用电荷耦合MOSFET器件，由于栅极多晶硅具有一凸起部且伸出于有源区沟槽，使得刻蚀时的多晶硅消耗量极小，消除了由于栅极多晶硅回蚀时(干刻)刻蚀量波动对栅极多晶硅的实际长度产生的影响，可以通过加
大刻蚀量确保转角处多晶硅不会产生残留，减小器件漏电流。另外，消除了在硬掩膜层去除时(湿法刻蚀)栅氧损失量波动对栅极多晶硅的实际长度产生的影响，大大减少了器件的阈值电压值波动。
附图说明
[0042]图1为现有技术的器件的一种断面结构图；
[0043]图2为本技术器件的一种断面结构图；
[0044]图3为本技术器件的一种工艺流程图。
具体实施方式
[0045]为了使本技术实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体图示进一步阐述本技术。
[0046]参照图2，一种电荷耦合MOSFET器件，该电荷耦合MOSFET器件优选为低压电荷耦合MOSFET器件。该电荷耦合MOSFET器件包括有源区结构，该有源区结构包括：
[0047]外延层201，外延层201为第一掺杂类型，外延层201优选为N型掺杂类型。
[0048]体区202，位于外延层201上方。体区202为第二掺杂类型，第二掺杂类型与第一掺杂类型相反。体区202优选为P型掺杂类型的P型掺杂区(body)。
[0049]源区203，位于体区202上方。源区203为第一掺杂类型，源区203优选为N型掺杂类型的N型掺杂区(N+)。
[0050]至少一有源区沟槽204，位于外延层201上。有源区沟槽204优选从上往下依次贯穿源区203和体区本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电荷耦合MOSFET器件，包括：一外延层；和至少一有源区沟槽，位于所述外延层上；所述有源区沟槽内具有：一栅极多晶硅，位于所述有源区沟槽内；一沟槽下部氧化物介质层，位于所述栅极多晶硅下部与所述有源区沟槽下部之间；一栅极氧化物介质层，位于所述栅极多晶硅上部与所述有源区沟槽上部之间；其特征在于，所述栅极多晶硅的上部具有一凸起部，所述栅极多晶硅的凸起部伸出于所述有源区沟槽。2.如权利要求1所述的电荷耦合MOSFET器件，其特征在于，所述有源区沟槽的中心深度：所述栅极多晶硅的凸起部的凸起高度为100：+0.1～7.5。3.如权利要求2所述的电荷耦合MOSFET器件，其特征在于，所述有源区沟槽的中心深度：所述栅极多晶硅的凸起部的凸起高度为100：+1.9～5.6。4.如权利要求1所述的电荷耦合MOSFET器件，其特征在于，所述电荷耦合MOSFET器件还包括：至少两个垫片，位于所述有源区沟槽外且设置在所述栅极多晶硅的凸起部两侧侧壁外。5.如权利要求4所述的电荷耦合MOSFET器件，其特征在于，所述垫片包括：氧化物层，底面位于所述外延层上方，一侧侧壁连接所述栅极多晶硅的凸起部的外侧壁；氮化物层，底面与所述氧化物层顶面连接，一侧侧壁连接所述栅极多晶硅的凸起部的外侧壁。6.如权利要求4所述的电荷耦合MOSFET器件，其特征在于，所述垫片的顶面与所述栅极多晶硅的凸起部顶面齐平。7.如权利要求4所述的电荷耦合MOSFET器件，其特征在于，所述垫片采用多面体结构，所述垫片中的一个面连接所述栅极...

【专利技术属性】
技术研发人员：覃源，高盼盼，
申请(专利权)人：合肥矽普半导体科技有限公司，
类型：新型
国别省市：