一种灵活捷变的高准确度载波生成系统及方法技术方案

一种灵活捷变的高准确度载波生成系统及方法，包括：根据采样频率和载波频率确定载波生成控制参数，将控制参数置入数字载波生成模块生成并行的数字中频载波信号，将并行数字中频信号通过高速DA转换为模拟射频载波信号并输出。本发明专利技术生成的射频载波具有更小的相位抖动和带内杂散，并可实现更快响应时间和更大动态范围的载波频率调整，集成化、软件化程度更高。高。高。

【技术实现步骤摘要】
一种灵活捷变的高准确度载波生成系统及方法


[0001]本专利技术属于载波生成
，特别是一种灵活捷变的高准确度载波生成系统及方法。

技术介绍

[0002]射频发射信号的频点灵活可变可提高其抗干扰能力，频点灵活捷变要求其载波频率灵活可调并支持较大的捷变范围，可以使用直接数字合成(DDS)结构及高转换速率DAC实现信号生成。但是传统DDS结构产生的数字载波会存在相位抖动大或带内杂散多的问题，且射频信号经常位于L波段或者更高，这种方法采样率过高，往往FPGA端时序上很难支持。

技术实现思路

[0003]本专利技术解决的技术问题是：克服现有技术的不足，结合直接数字合成(DDS)的原理，提出一种并行两级累加正弦输出DDS结构的载波生成系统及方法，以此解决通信、导航射频跳频信号载波相位抖动、带内杂散大、捷变方式不灵活及动态范围小的问题，为软件无线电提供解决思路。
[0004]本专利技术的技术解决方案是：
[0005]一种灵活捷变的高准确度载波生成系统，包括：载波频率生成控制参数计算模块、并行双级DDS模块、并串转换模块、DAC转换单元；
[0006]载波频率生成控制参数计算模块：输入为采样频率f
s
、射频频率f
RF
、第一级累加器位宽N，计算出生成对应中频载波信号的3个频率控制参数K、m、p，输出给并行双级DDS模块；
[0007]并行双级DDS模块：输入为速率为f
s
/n的时钟、频率控制参数K、m、p，根据输入的3个频率控制参数实现n路并行模式的双级累加DDS计算，根据第一级累加器的数值查表得到对应的n路并行模式的数字中频正弦载波，输出给并串转换模块；n为偶数且n为正整数；
[0008]并串转换模块：输入为速率为f
s
/n的时钟、n路并行数字中频正弦载波，将n路信号转换为n/2路，输出至DAC转换单元；
[0009]DAC转换单元：输入为n/2路并行数字中频正弦载波，将n/2路并行数字中频正弦载波转换为1路模拟射频载波。
[0010]并串转换模块使用4个2:1的OSERDES将n路信号转换为n/2路。
[0011]DAC转换单元使用DAC的4:1Mux并串转换模式和mix模式将n/2路并行数字中频正弦载波转换为1路模拟射频载波。
[0012]第一方面，一种灵活捷变的高准确度载波生成方法，包括步骤如下：
[0013]1)根据所需的频率采样频率f
s
、调整精度f0确定第二级累加器的位宽W；
[0014]2)根据频率控制参数m、p，获得L个并行处理的位宽为W的第二级累加器，在第n个时钟周期，L路并行累加器的数值Acc2
i
＝mod[Acc2
i
(n
‑
1)+dlt,p]，i＝[0,L
‑
1]，Acc2
i
(n
‑
1)表示上一时钟周期第i路累加器的数值，dlt＝mod(L
·
m,p)；
[0015]3)将步骤2)中计算得到的L路累加器数值进行比较，第0路是和上一时钟周期的第
L
‑
1路的数值进行比较，其他路(i)则是和当前时钟周期的第i
‑
1路比较，当比较结果为前者小于后者，则进位标志c
i
＝1，否则为0；第i路的进位值
[0016]4)根据频率控制参数K、步骤3)计算得到的L路进位值结果，实现L个并行处理的位宽为N的第一级累加器，在第n个时钟周期，L路并行累加器的数值Acc
i
＝Acc
L
‑1(n
‑
1)+i
·
K+q
i
，i＝[0,L
‑
1]；Acc
L
‑1(n
‑
1)表示上一时钟周期第L
‑
1路累加器的数值；
[0017]5)根据步骤4)计算得到的L路累加器数值，查表得到并行模式的正弦载波相位值；
[0018]6)当需要进行载波频率捷变时，只需更新K、m、p三个参数，执行步骤2)～5)的处理即可。
[0019]第二方面，
[0020]一种处理器，用于执行第一方面所述的方法。
[0021]一种处理装置，包括：
[0022]存储器，用于存储计算机程序；
[0023]处理器，用于从所述存储器调用并运行所述计算机程序，以执行第一方面所述的方法。
[0024]一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机程序或指令，当所述计算机程序或指令被执行时，实现第一方面所述的方法。
[0025]本专利技术与现有技术相比的优点在于：
[0026]a)射频载波的相位抖动和带内杂散小；
[0027]b)频率变化模式灵活、速度快、动态范围大；
[0028]c)并行处理结构，降低了FPGA处理时钟速度及时序设计难度；
[0029]d)集成化、软件化程度更高。
附图说明
[0030]图1为灵活捷变的高准确度载波生成方法；
[0031]图2为DDS结构设计；
[0032]图3为并行两级累加器实现框图；
[0033]图4为本专利技术生成1575.42MHz、1191.795MHz、1268.52MHz载波的设计举例；
[0034]图5为本专利技术生成的1575.42MHz、1191.795MHz、1268.52MHz载波的功率谱及带内杂散实测结果。
具体实施方式
[0035]本专利技术公开了一种灵活捷变的高准确度载波生成设计方法。
[0036]本设计采用8路并行处理的两级累加正弦输出DDS结构生成数字载波，方法如图1所示。
[0037]1.该方法包括以下部分：
[0038](1)设计DDS结构。
[0039]如图2所示，为了产生频率准确的数字载波，减少相位抖动和带内杂散，设计采用两级累加器及正弦相位输出的DDS结构。首先，求取(f
c
/f
s
)
·2N
的整数+不可约分数表达式
其中f
s
为采样频率，f
c
为目标载波频率，N为第一级累加器的位宽。整数部分K为第一级累加器的频率控制字。小数部分表明每经过p个周期，累加值要额外增加m，通过增加第二级累加器并计算进位值来实现小数部分的补偿：在频率为f
s
的时钟控制下，第二级累加器以m为步进累加，累加值超出p时向第一级累加器进1位，同时将本级累加器的数值
‑
p，否则不进位。在频率为f
s
的时钟控制下，第一级累加器以(K+第二级累加器进位值q)为步进累加，其累加值作为正弦查找表(LUT)的地址，LUT中存储的是量化后的正弦波形。
[0040]通过调整K、m、p三个参本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种灵活捷变的高准确度载波生成系统，其特征在于，包括：载波频率生成控制参数计算模块、并行双级DDS模块、并串转换模块、DAC转换单元；载波频率生成控制参数计算模块：输入为采样频率f
s
、射频频率f
RF
、第一级累加器位宽N，计算出生成对应中频载波信号的3个频率控制参数K、m、p，输出给并行双级DDS模块；并行双级DDS模块：输入为速率为f
s
/n的时钟、频率控制参数K、m、p，根据输入的3个频率控制参数实现n路并行模式的双级累加DDS计算，根据第一级累加器的数值查表得到对应的n路并行模式的数字中频正弦载波，输出给并串转换模块；n为偶数且n为正整数；并串转换模块：输入为速率为f
s
/n的时钟、n路并行数字中频正弦载波，将n路信号转换为n/2路，输出至DAC转换单元；DAC转换单元：输入为n/2路并行数字中频正弦载波，将n/2路并行数字中频正弦载波转换为1路模拟射频载波。2.根据权利要求1所述的一种灵活捷变的高准确度载波生成系统，其特征在于，并串转换模块使用n/2个2:1的OSERDES将n路信号转换为n/2路。3.根据权利要求1所述的一种灵活捷变的高准确度载波生成系统，其特征在于，DAC转换单元使用DAC的4:1Mux并串转换模式和mix模式将n/2路并行数字中频正弦载波转换为1路模拟射频载波。4.一种灵活捷变的高准确度载波生成方法，其特征在于，包括步骤如下：1)根据所需的频率采样频率f
s
、调整精度f0确定第二级累加器的位宽W；2)根据频率控制参数m、p，获得L个并行处理的位宽为W的第二级累加器，在第n个时钟周期，L路并行累加器的数值Acc2
i
＝mod[Acc2
i
(n
‑...

【专利技术属性】
技术研发人员：蔡明圭，苏哲，王磊，戚楠，王瑛，李毅松，梁银，
申请(专利权)人：西安空间无线电技术研究所，
类型：发明
国别省市：