半导体结构及其制作方法技术

本发明专利技术公开一种半导体结构及其制作方法，其中该半导体结构包括：基材、栅极介电层、浮置栅极、第一介电层以及控制栅极。栅极介电层设置在基板上。浮置栅极设置在栅极介电层上，浮置栅极具有至少一尖端，此至少一尖端位于浮置栅极的顶表面上。第一介电层设置在浮置栅极上。控制栅极设置在第一介电层的上方，控制栅极至少部分重叠浮置栅极。极至少部分重叠浮置栅极。极至少部分重叠浮置栅极。

【技术实现步骤摘要】
半导体结构及其制作方法


[0001]本专利技术涉及一种半导体结构及其制作方法，特别是涉及一种闪存存储器结构及其制作方法。

技术介绍

[0002]闪存存储器在过去数十年已被广泛地发展与使用。各种类型的闪存存储器之中，嵌入式超闪存存储器(embedded super flash memory)需要高速的写入以及抹除操作。为达成高速的写入以及抹除操作，制造且改善此结构的大量的研究以及开发被揭露。

技术实现思路

[0003]本说明书的一实施例揭露一种半导体结构，此半导体结构包括：基材、栅极介电层、浮置栅极、第一介电层以及控制栅极。栅极介电层设置在基板上。浮置栅极设置在栅极介电层上，浮置栅极具有至少一尖端，此至少一尖端位于浮置栅极的顶表面上。第一介电层设置在浮置栅极上。控制栅极设置在第一介电层的上方，控制栅极至少部分重叠浮置栅极。
[0004]本说明书的另一实施例揭露一种半导体结构的制作方法，此方法包括下述步骤：提供基板；形成栅极介电层于基板上；形成浮置栅极于栅极介电层上，浮置栅极具有至少一尖端，此至少一尖端位于浮置栅极的顶表面上；形成第一介电层于浮置栅极上；以及形成控制栅极于第一介电层的上方，控制栅极至少部分重叠浮置栅极。
[0005]根据上述实施例，本说明书提供一种半导体结构及其制作方法。通过设置具有尖端的浮置栅极且控制栅极至少部分重叠浮置栅极，能够缩短浮置栅极与控制栅极之间的抹除路径(erase path)，进一步具有减少存储单元尺寸，提升制作工艺品质，降低操作电压，提升耐久度，高速的写入操作及抹除操作等优点。
附图说明
[0006]为了对本说明书的上述及其他方面有更佳的了解，下文特举实施例，并配合所附的附图详细说明如下。
[0007]图1A至图1H为本说明书的第一实施例所绘示的制作半导体结构的一系列制作工艺结构剖面示意图；
[0008]图2A至图2G为本说明书的第二实施例所绘示的制作半导体结构的一系列制作工艺结构剖面示意图。
[0009]符号说明
[0010]10,20:半导体结构
[0011]100:基板
[0012]101:浮置栅极
[0013]101a:内侧壁
[0014]101b:外侧壁
[0015]102:栅极介电层
[0016]103:介电层
[0017]104:介电层
[0018]105:控制栅极
[0019]111:蚀刻制作工艺
[0020]200:栅极介电材料层
[0021]201:浮置栅极
[0022]201a:内侧壁
[0023]201b:外侧壁
[0024]202:栅极介电层
[0025]203:介电层
[0026]204:介电层
[0027]205:控制栅极
[0028]211:蚀刻制作工艺
[0029]300:图案化硬掩模层
[0030]300a:图案部分
[0031]400:导电材料层
[0032]400a:导电块
[0033]400b:顶部凹陷
[0034]400c:尖端
[0035]500,600:介电材料层
[0036]700:导电材料层
具体实施方式
[0037]本说明书提供一种半导体结构及其制作方法。通过设置具有尖端的浮置栅极且控制栅极至少部分重叠浮置栅极，能够缩短浮置栅极与控制栅极之间的抹除路径(erase path)，进一步具有减少存储单元尺寸，提升制作工艺品质，降低操作电压，提升耐久度，高速的写入操作及抹除操作等优点。为了对本说明书的上述实施例及其他目的、特征和优点能更明显易懂，下文特举数个实施例，并配合所附的附图作详细说明。
[0038]但必须注意的是，这些特定的实施案例与方法，并非用以限定本专利技术。本专利技术仍可采用其他特征、元件、方法及参数来加以实施。优选实施例的提出，仅用以例示本专利技术的技术特征，并非用以限定本专利技术的申请专利范围。该
中具有通常知识者，将可根据以下说明书的描述，在不脱离本专利技术的精神范围内，作均等的修饰与变化。在不同实施例与附图之中，相同的元件，将以相同的元件符号加以表示。
[0039]另外，说明书与权利要求中所使用的序数例如「第一」、「第二」、「第三」等的用词，以修饰权利要求的元件，其本身并不意含及代表此元件有任何之前的序数，也不代表某一元件与另一元件的顺序、或是制造方法上的顺序，此些序数的使用仅用来使具有某命名的一元件得以和另一具有相同命名的元件能作出清楚区分。
[0040]图1A至图1H是根据本说明书的第一实施例所绘示的制作半导体结构10的一系列
制作工艺结构剖面示意图。
[0041]请参照图1A，首先，提供基板100。接着，形成栅极介电材料层200于基板100上。接着，形成图案化硬掩模层300于基板100的上方。一实施例中，图案化硬掩模层300包括多个图案部分300a，此些图案部分300a位于栅极介电材料层200之上。
[0042]举例而言，基板100可包括硅(Si)、锗(Ge)或砷化镓(GaAs)，但不限于此。举例而言，栅极介电材料层200可包括氧化硅(SiO
x
)或高介电常数材料，但不限于此。举例而言，图案化硬掩模层300的图案部分300a可包括氮化硅，但不限于此。例如，在本实施例中，形成图案化硬掩模层300的步骤，包括在栅极介电材料层200上形成氮化硅层，再进行一光致抗蚀剂蚀刻制作工艺，移除一部分氮化硅层，进而在栅极介电材料层200之上形成具有多个图案部分300a的图案化硬掩模层300。
[0043]请参照图1B，沉积导电材料层400于图案化硬掩模层300的多个图案部分300a之上。之后，再对导电材料层400进行平坦化，使导电材料层400填充位于各相邻二图案部分300a之间的凹室或空间。举例而言，导电材料层400可包括(但不以此为限)掺杂多晶硅、硅、锗、金属或其他导电材料。
[0044]请参照图1C，不使用任何蚀刻掩模，以图案化硬掩模层300作为停止层来执行一蚀刻制作工艺111，以移除一部分的导电材料层400。一实施例中，此蚀刻制作工艺111例如是各向异性干蚀刻(anisotropic dry etch)，但不限于此。利用图案化硬掩模层300和导电材料层400之间的蚀刻选择比差异，蚀刻制作工艺111之后，可以在多个图案部分300a的两个相邻的图案部分300a之间余留一部分的导电材料层400而形成导电块400a，导电块400a具有顶部凹陷400b以及二个尖端400c，此二个尖端400c位于顶部凹陷400b的相对两侧上。换言之，此二个尖端400c分别相邻于导电块400a的相对两侧壁。
[0045]请参照图1D，移除图案化硬掩模层300的多个图案部分300a，以在栅极介电材料层200上余留多个导电块400a。一实施例中，每一个导电块400a可以用来作为半导体结构10的一浮置栅极101。举例而言，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：基板；栅极介电层，设置在该基板上；浮置栅极，设置在该栅极介电层上；其中该浮置栅极具有至少一尖端，该至少一尖端位于该浮置栅极的顶表面上；第一介电层，设置在该浮置栅极上；以及控制栅极，设置在该第一介电层的上方；其中该控制栅极至少部分重叠该浮置栅极。2.如权利要求1所述的半导体结构，其中该浮置栅极具有二个尖端，该二个尖端位于该浮置栅极的该顶表面的相对两侧。3.如权利要求1所述的半导体结构，其中该浮置栅极具有单一个尖端，该单一个尖端相邻于该控制栅极。4.如权利要求1所述的半导体结构，还包括：第二介电层，设置于该第一介电层之上；其中该控制栅极部分覆盖该第二介电层的顶表面。5.如权利要求1所述的半导体结构，其中该浮置栅极的外侧壁被该第一介电层覆盖。6.如权利要求1所述的半导体结构，其中该浮置栅极的内侧壁被该第一介电层覆盖。7.一种半导体结构的制作方法，包括：提供基板；形成栅极介电层于该基板上；形成浮置栅极于该栅极介电层上；其中该浮置栅极具有至少一尖端，该至少一尖端位于该浮置栅极的一顶表面上；形成第一介电层于该浮置栅极上；以及形成控制栅极于该第一介电层的上方；其中该控制栅极至少部分重叠该浮置栅极。8.如权利要求7所述的制作方法，其中形成该浮置栅极包...

【专利技术属性】
技术研发人员：施秉嘉，庄贵雅，阙壮鑫，蔡明哲，王雯琳，邓仪君，刘思吟，廖万春，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：