叠对测量目标设计制造技术

装置区域包含至少第一光致抗蚀剂层及第二光致抗蚀剂层。第一层计量目标定位于基垫的所述第一层的各侧中的一者的边缘处。所述第一层计量目标具有小于装置间距的松弛间距。可同时获得次级电子图像及背向散射电子图像。时获得次级电子图像及背向散射电子图像。时获得次级电子图像及背向散射电子图像。

【技术实现步骤摘要】
【国外来华专利技术】叠对测量目标设计
[0001]相关申请案的交叉参考
[0002]本申请案主张于2019年7月24日提出申请且被指派给美国申请案第62/877,898号的临时专利申请案的优先权，所述临时专利申请案的公开内容特此以引用方式并入。


[0003]本专利技术涉及一种半导体计量。

技术介绍

[0004]半导体制造产业的演化对合格率管理且特定来说对计量及检验系统提出更高要求。临界尺寸不断收缩，但产业需要减少实现高合格率、高价值生产的时间。最小化从检测合格率问题到解决所述问题的总时间确定半导体制造商的投资回报率。
[0005]制作半导体装置(例如逻辑及存储器装置)通常包含使用许多制作过程来处理半导体晶片以形成半导体装置的各种特征及多个层级。举例来说，光刻是涉及将图案从光罩转印到布置于半导体晶片上的光致抗蚀剂的半导体制作工艺。半导体制作工艺的额外实例包含但不限于晶片清洁、热氧化、化学机械抛光(CMP)、蚀刻、介电及导电薄膜沉积、选择性外延生长、离子植入及快速热退火(RTP)。制作于单个半导体晶片上的多个半导体装置的布置可被分离成个别半导体装置。
[0006]半导体装置内的结构的相对位置被称为叠对(OVL)。晶片上的连续经图案化层之间的叠对误差的测量是集成电路制造中的过程控制技术。叠对准确度通常关于第一经图案化层相对于安置于其上方或下方的第二经图案化层如何准确地对准的确定以及第一图案相对于安置于同一层上的第二图案如何准确地对准的确定。
[0007]在半导体制造过程期间的各种步骤处使用计量过程来监测并控制一或多个半导体层过程。叠对误差是经监测及经控制的特性中的一者。叠对误差通常利用具有形成于工件(例如，半导体晶片)的一或多个层上的结构的叠对目标来确定。如果两个层或图案经适当地形成，那么一个层或图案上的结构相对于另一层或图案上的结构往往是对准的。如果两个层或图案并非经适当地形成，那么一个层或图案上的结构相对于另一层或图案上的结构往往是偏移或不对准的。叠对误差是在半导体制作过程的不同阶段所使用的图案中的任一者之间的不对准。
[0008]叠对计量目标经印刷以测量两个或更多个层之间的配准。晶片上的结构可呈光栅形式，且这些光栅可以是周期性的。如果两个层或图案经适当地形成，那么一个层或图案上的结构相对于另一层或图案上的结构可以是对准的。
[0009]叠对测量在集成电路制造过程中可以是重要的，这是因为其确保掩模层彼此对准。主要使用光学仪器对经设计测量目标执行叠对测量。设计测量目标通常位于晶片上的裸片之间的切割线上。随着特征大小深度地按比例调整成纳米范围，从切割线中的测试图案测量的叠对有时与真实装置的叠对并不相关，这是因为所述测试图案之间的图案差异及特征大小差异。这可导致集成电路制造中的合格率损失。
[0010]基于扫描电子显微镜(SEM)图像的叠对测量是用于进阶纳米节点处的集成电路过程控制的选项。图1展示SEM系统及SEM图像的示意图，所述SEM图像具有可用于叠对测量的先前层(层1)及当前层(层2)两者。电子束图像已用于在蚀刻装置区域之后测量叠对。显影后检验(ADI)叠对测量在不类似真实装置的特定设计的叠对目标上的切割线中使用光学系统。另一先前方法使用高着陆能量(LE)电子束以在ADI处测量装置上的叠对方向。
[0011]叠对计量随着特征大小收缩而变得更加重要。光学叠对目标上的通常使用的光学计量可不能够与装置的叠对结果相关，这是因为光学目标的特征大小通常大于真实装置，且光学目标通常位于裸片的切割线中，远离真实装置。测试具有SEM的装置上的图案蚀刻后叠对测量通常称作蚀刻后检验(AEI)。装置测量上的AEI SEM
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OVL与光刻过程后光学叠对测量(通常称作ADI)之间的差异称作非零偏移(NZO)。进阶纳米技术节点的更多集成电路制造设施是使用NZO来校准及控制叠对的。随着技术进一步进展，如果可能，那么集成电路制造商可需要装置上在ADI处的SEM叠对测量。然而，使用ADI层，先前层被掩埋在范围介于从数十纳米到数百纳米(取决于装置及层)的一或多个膜下边。在AEI处，先前层通常已通过蚀刻工艺暴露。先前层图案可位于距表面数百纳米的沟槽或孔的底部处，例如当前层图案所位于的地方。为了利用SEM测量叠对，电子需要具有足够能量以到达经掩埋图案，其中束斑点紧密得足以分辨所述经掩埋图案且仍具有足够能量以从样品表面返回。为分辨所述经掩埋图案，图案材料与背景材料之间应存在足够对比度。电子束在进入样品之后分散。电子束前进得越深，分散直径就越大。初级束的经增加着陆能量可帮助减少束分散，但高能量电子容易穿透经掩埋图案且减少经掩埋图案的对比度。对于一些动态随机存取存储器(DRAM)ADI层，先前层被深深地掩埋且电子束在空间上分散太多。因此，先前层图案无法在装置区域中进行分辨且在装置区域中测量叠对可为困难的。
[0012]切割线中的目标上的ADI光学叠对测量有时与真实装置中的叠对误差并不相关。集成电路制造商需要等待基于SEM的装置上叠对测量结果来进行校正。对于电子束ADI装置上叠对测量，光致抗蚀剂将被电子束损坏且高能电子也可能损坏集成电路装置。来自电子束的损坏可摧毁装置。
[0013]叠对测量通常在光致抗蚀剂蚀刻之后执行。如果光致抗蚀剂未对准那么就对晶片进行返工，但光致抗蚀剂图案在其被电子束命中时可受影响。因此，可执行光学成像以避免对装置的损坏。然而，用于光学成像的叠对目标必须大于在电子束成像中所使用的那些叠对目标。空间在半导体晶片上有限，而这会使用更多空间。
[0014]随着集成电路装置变得更复杂，需要测量的经改进目标设计及方法。

技术实现思路

[0015]在第一实施例中，提供一种装置。所述装置包含：装置区域中的基垫，所述基垫具有四个侧；及第一层中的多个延伸部，所述多个延伸部延伸超出所述基垫的所述侧。所述基垫包含至少第一光致抗蚀剂层及安置于所述第一层上的第二光致抗蚀剂层。所述第一层中的所述延伸部中的每一者包含第一层计量目标。所述第一层计量目标具有小于所述基垫的所述第二层中的装置间距的松弛间距。所述第二层可界定孔口图案。所述第二层覆盖每一第一层计量目标的至少一部分。
[0016]所述装置区域可以是DRAM装置的一部分。
[0017]所述装置可包含所述第二层的多个延伸部。所述第二层的所述延伸部中的每一者是所述第二层在所述基垫的所述四个侧中的一者的边缘处的一部分。所述第二层中的所述延伸部可延伸超出所述基垫的所述侧。
[0018]所述基垫在高度及宽度上可小于60μm。所述第一层的所述延伸部可小于所述基垫。
[0019]所述装置可包含安置于所述第二层的与所述第一层相对的侧上的第三层。所述第三层可包含所述第三层的多个延伸部。所述第三层的所述延伸部中的每一者可位于所述基垫的所述四个侧中的一者的边缘处。所述第三层可界定多个孔口。
[0020]所述松弛间距可以是所述装置间距的四分之一。在例子中，所述松弛间距是所述装置间距的八分之一。所述松弛间距可大于40nm。
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【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种装置，其包括：装置区域中的基垫，所述基垫具有四个侧，其中所述基垫包含至少第一光致抗蚀剂层及安置于所述第一层上的第二光致抗蚀剂层；所述第一层中的多个延伸部，所述多个延伸部延伸超出所述基垫的所述侧，其中所述第一层中的所述延伸部中的每一者包含第一层计量目标，且其中所述第一层计量目标具有小于所述基垫的所述第二层中的装置间距的松弛间距；并且其中所述第二层界定孔口图案，且所述第二层覆盖所述第一层计量目标中的每一者的至少一部分。2.根据权利要求1所述的装置，其中所述装置区域是DRAM装置的一部分。3.根据权利要求1所述的装置，其中所述松弛间距大于40nm。4.根据权利要求1所述的装置，其进一步包括所述第二层的多个延伸部，其中所述第二层的所述延伸部中的每一者是所述第二层在所述基垫的所述四个侧中的一者的边缘处的一部分。5.根据权利要求4所述的装置，其中所述第二层中的所述延伸部延伸超出所述基垫的所述侧。6.根据权利要求1所述的装置，其中所述基垫在高度及宽度上小于60μm，且其中所述第一层的所述延伸部小于所述基垫。7.根据权利要求1所述的装置，其进一步包括安置于所述第二层的与所述第一层相对的侧上的第三层，其中所述第三层包含所述第三层的多个延伸部，其中所述第三层的所述延伸部中的每一者位于所述基垫的所述四个侧中的一者的边缘处。8.根据权利要求7所述的装置，其中所述第三层界定多个孔口。9.根据权利要求1所述的装置，其中所述松弛间距是所述装置间距的四分之一。10.根据权利要求9所述的装置，其中所述松弛间距是所述装置间距的八分之一。11.一种方法，其包括：提供装置，所述装置包含：装置区域中的基垫，所述基垫具有四个侧，其中所述基垫包含至少第一光致抗蚀剂层及安置于所述第一层上的第二光致抗蚀剂；所述第一层中的多个延伸部，所述多个延伸部延伸超出所述基垫的所述侧，其中所述第一层中的所述延伸部中的每一者包含第一层计量目标，且其中所述第一层计量目标具有...

【专利技术属性】
技术研发人员：宏，
申请(专利权)人：科磊股份有限公司，
类型：发明
国别省市：