半导体结构及其制备方法技术

本发明专利技术涉及一种半导体结构及其制备方法，包括：提供基底；于基底表面形成叠层结构，叠层结构包括从下到上交替叠置的第一半导体材料层和第一牺牲层；图形化刻蚀叠层结构，去除部分第一牺牲层，形成水平条状结构；形成全包围栅极结构，全包围栅极结构覆盖水平条状结构的部分表面；形成位线，位线和水平条状结构形成于同一水平面内并断开水平条状结构，并与水平条状结构的断开处相连接。上述半导体结构的制备方法，在图形化叠层结构之后去除叠层结构中的第一牺牲层，得到悬空平行排布的水平条状结构；然后在水平条状结构的基础上制备全包围栅极结构和位线，简化了工艺步骤，有利于在尺寸不断微缩的情况下减低工艺难度，提高产品良率。率。率。

【技术实现步骤摘要】
半导体结构及其制备方法


[0001]本专利技术涉及DRAM制造领域，特别是涉及一种半导体结构及其制备方法。

技术介绍

[0002]随着集成电路行业的不断发展，传统的平面结构的器件已经难以满足电路设计的要求。因此非平面结构的器件也应运而生，包括绝缘体上硅(SOI，SiliconOn Insulator)、双栅、多栅、纳米线场效应管以及最新的三维栅极。
[0003]具有全包围栅极(Gate
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around)结构的半导体器件拥有有效地限制短沟道效应(Short channel effect)的特殊性能。然而，随着半导体器件的尺寸不断微缩，制备全包围栅极结构的工艺难度越来越高，且产品良率较低。

技术实现思路

[0004]基于此，有必要针对全包围栅极结构制备工艺难度高且良率低的问题，提供一种半导体结构及其制备方法。
[0005]本申请公开了一种半导体结构的制备方法，包括：提供基底；于所述基底表面形成叠层结构，所述叠层结构包括从下到上交替叠置的第一半导体材料层和第一牺牲层；图形化刻蚀所述叠层结构，去除部分所述第一牺牲层，形成水平条状结构；形成全包围栅极结构，所述全包围栅极结构覆盖所述水平条状结构的部分表面；形成位线，所述位线和所述水平条状结构形成于同一水平面内并断开所述水平条状结构，并与所述水平条状结构的断开处相连接。
[0006]上述半导体结构的制备方法，在图形化叠层结构之后去除叠层结构中的第一牺牲层，得到悬空平行排布的水平条状结构；然后在水平条状结构的基础上制备全包围栅极结构和位线，简化了工艺步骤，有利于在尺寸不断微缩的情况下减低工艺难度，提高产品良率。
[0007]在其中一个实施例中，图形化刻蚀所述叠层结构，去除部分所述第一牺牲层，形成水平条状结构，包括：于所述叠层结构中形成若干平行排布的浅沟槽隔离结构，所述浅沟槽隔离结构贯穿所述叠层结构，暴露出所述基底的表面；去除相邻的浅沟槽隔离结构之间的所述第一牺牲层，保留所述第一半导体材料层，得到所述水平条状结构。
[0008]在其中一个实施例中，形成全包围栅极结构的步骤包括：于所述水平条形结构的表面和所述浅沟槽隔离结构的表面形成介电层；填充第二牺牲层，所述第二牺牲层填满所述浅沟槽隔离结构，并包覆所述水平条形结构；于所述第二牺牲层内形成沟槽和连接通道，所述沟槽位于所述水平条形结构两侧的所述浅沟槽隔离结构中，所述连接通道位于所述水平条形结构的上侧和下侧，以连接导通所述沟槽；于所述沟槽和所述连接通道内填充字线材料层。
[0009]在其中一个实施例中，介电层包括氧化层和/或高介电材料层，所述第二牺牲层包括氮化硅层，所述字线材料层包括金属层或多晶硅层。
[0010]在其中一个实施例中，于所述沟槽和所述连接通道内填充字线材料层之后，还包括：于所述浅沟槽隔离结构中形成第一隔离层，所述第一隔离层将所述字线材料层分割开来，得到若干独立的所述全包围栅极结构。
[0011]在其中一个实施例中，于所述浅沟槽隔离结构中形成第一隔离层，包括：于所述浅沟槽隔离结构中形成隔离空隙，所述隔离空隙将所述浅沟槽隔离结构中的所述字线材料层和所述第二牺牲层分割开来；于所述隔离空隙内填充隔离材料，形成所述第一隔离层。
[0012]在其中一个实施例中，形成所述第一隔离层之后，还包括：去除所述第二牺牲层，形成牺牲间隙；于所述牺牲间隙内填充所述隔离材料，形成第二隔离层。
[0013]在其中一个实施例中，隔离材料包括二氧化硅。
[0014]在其中一个实施例中，形成所述位线的步骤包括：形成位线沟槽，所述位线沟槽的延伸方向垂直于所述水平条状结构的延伸方向，且所述位线沟槽贯穿所述叠层结构，暴露出所述基底的表面；于所述位线沟槽中形成交替叠置的所述位线和位线隔离层，其中，所述位线与所述水平条状结构相连接。
[0015]在其中一个实施例中，所述第一半导体材料层包括单晶硅层，所述第一牺牲层包括硅化锗层，所述位线包括金属层，所述位线隔离层包括氧化层，所述全包围栅极结构包括金属层或多晶硅层。
[0016]本申请还公开了一种半导体结构，包括：基底；平行排布的水平条状结构，层叠设置于所述基底上方，所述水平条形结构的表面覆盖有介电层；全包围栅极结构，覆盖所述水平条形结构的部分表面；位线，所述位线和所述水平条状结构在同一水平面内并断开所述水平条状结构，并与所述水平条状结构的断开处相连接。
[0017]在其中一个实施例中，所述水平条状结构间隔排布于同一竖直线上，所述全包围栅极结构覆盖所述水平条状结构的部分表面，所述全包围栅极结构的延伸方向垂直于所述基底的表面。
[0018]在其中一个实施例中，所述全包围栅极结构包括第一全包围栅极结构和第二全包围栅极结构，所述第一全包围栅极结构和所述第二全包围栅极结构分别位于所述水平条状结构的两端。
[0019]在其中一个实施例中，所述位线位于所述第一全包围栅极结构和所述第二全包围栅极结构之间，且所述位线的延伸方向与水平条状结构的延伸方向相互垂直。
[0020]在其中一个实施例中，形成所述水平条状结构的材料包括单晶硅；形成所述介电层的材料包括二氧化硅和/或高介电材料；形成所述全包围栅极结构的材料包括金属或多晶硅；形成所述位线的材料包括金属。
附图说明
[0021]图1为本申请一实施例中半导体结构的制备方法的流程框图。
[0022]图2为本申请一实施例中形成叠层结构后得到半导体结构的截面结构示意图。
[0023]图3a为本申请一实施例中形成浅沟槽隔离结构后得到半导体结构的俯视图。
[0024]图3b至图3d为沿图3a中的aa
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方向截取到的局部截面结构示意图。
[0025]图4a为本申请一实施例中去除部分第一牺牲层后得到的半导体结构的俯视图。
[0026]图4b和图4c为沿图4a中的bb
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方向截取到的局部截面结构示意图。
[0027]图5a为本申请一实施例中形成栅氧化层后得到的半导体结构的俯视图。
[0028]图5b至图5d为沿图5a中的aa
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方向截取到的局部截面结构示意图。
[0029]图6a为本申请一实施例中形成高介电材料层后得到的半导体结构的俯视图。
[0030]图6b至图6d为沿图6a中的aa
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方向截取到的局部截面结构示意图。
[0031]图7a为本申请一实施例中形成第二牺牲层后得到的半导体结构的俯视图。
[0032]图7b至图7d为沿图7a中的aa
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方向截取到的局部截面结构示意图。
[0033]图8a为本申请本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制备方法，其特征在于，包括：提供基底；于所述基底表面形成叠层结构，所述叠层结构包括从下到上交替叠置的第一半导体材料层和第一牺牲层；图形化刻蚀所述叠层结构，去除部分所述第一牺牲层，形成水平条状结构；形成全包围栅极结构，所述全包围栅极结构覆盖所述水平条状结构的部分表面；形成位线，所述位线和所述水平条状结构形成于同一水平面内并断开所述水平条状结构，并与所述水平条状结构的断开处相连接。2.根据权利要求1所述的半导体结构的制备方法，其特征在于，图形化刻蚀所述叠层结构，去除部分所述第一牺牲层，形成水平条状结构，包括：于所述叠层结构中形成若干平行排布的浅沟槽隔离结构，所述浅沟槽隔离结构贯穿所述叠层结构，暴露出所述基底的表面；去除相邻的浅沟槽隔离结构之间的所述第一牺牲层，保留所述第一半导体材料层，得到所述水平条状结构。3.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述形成全包围栅极结构，包括：于所述水平条形结构的表面和所述浅沟槽隔离结构的表面形成介电层；填充第二牺牲层，所述第二牺牲层填满所述浅沟槽隔离结构，并包覆所述水平条形结构；于所述第二牺牲层内形成沟槽和连接通道，所述沟槽位于所述水平条形结构两侧的所述浅沟槽隔离结构中，所述连接通道位于所述水平条形结构的上侧和下侧，以连接导通所述沟槽；于所述沟槽和所述连接通道内填充字线材料层。4.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述介电层包括氧化层和/或高介电材料层，所述第二牺牲层包括氮化硅层，所述字线材料层包括金属层或多晶硅层。5.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述于所述沟槽和所述连接通道内填充字线材料层之后，还包括：于所述浅沟槽隔离结构中形成第一隔离层，所述第一隔离层将所述字线材料层分割开来，得到若干独立的所述全包围栅极结构。6.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述于所述浅沟槽隔离结构中形成第一隔离层，包括：于所述浅沟槽隔离结构中形成隔离空隙，所述隔离空隙将所述浅沟槽隔离结构中的所述字线材料层和所述第二牺牲层分割开来；于所述隔离空隙内填充隔离材料，形成所述第一隔离层。7.根据权利要求6所述的半导体结构的制备方法，其...

【专利技术属性】
技术研发人员：邵光速，肖德元，白卫平，邱云松，
申请(专利权)人：北京超弦存储器研究院，
类型：发明
国别省市：